Асинхронная логика (Gvnu]jkuugx lkintg)

Асинхро́нная ло́гика — разновидность взаимодействия логических элементов цифровых устройств. Отличается от синхронной тем, что её элементы действуют асинхронно, не подчиняясь глобальному генератору тактовых импульсов.

Описание

Асинхронные схемы управляются двумя сигналами: запрос, который выдается после установки входов и ответ. Относительно пары этих сигналов переходной процесс в асинхронной схеме моделируется элементом задержки, величина которой конечна и заранее неизвестна. В синхронных схемах аномалии динамического поведения (состязания и риски) маскируются с помощью тактового генератора. Для борьбы с аномалиями в асинхронных схемах используется механизм индикации, который фиксирует моменты окончания переходных процессов. Готовность сигналов индикации определяется величинами реальных задержек, которые могут изменяться и зависят от условий функционирования схемы (например от температуры). Физически, индикатор окончания переходных процессов в схеме может отсутствовать, тогда его роль выполняют специальные самосинхронные коды. Таким образом, по сравнению с синхронными схемами, асинхронные в общем случае, содержат больше логических элементов. Основные преимущества асинхронных схем по сравнению с синхронными это:

• устойчивая работа — отсутствие сбоев при любых возможных условиях эксплуатации;
• безопасная работа — остановка в момент появления неисправности любого элемента;
• отсутствие периодов вынужденного простоя в ожидании очередного синхроимпульса.

Синхронные схемы практически любого уровня сложности могут быть реализованы на относительно дешевых ПЛИС. Напротив, строго-самосинхронные схемы предъявляют очень жесткие требования к внутренней структуре ПЛИС и практически единственным решением является изготовление ПЛИС на заказ. Однако, стоит отметить попытки реализации асинхронных схем на биполярных ПЗУ, стандартных PAL (CPLD) и FPGA. Поскольку стандартные FPGA являются синхронными устройствами, на них относительно легко построить схемы с согласованной задержкой и, сложнее, локально-синхронные (GALS) схемы. В большинстве стандартных FPGA отсутствуют средства реализации арбитров. Один из способов обойти это ограничение представлен в. В статье для реализации строго-самосинхронной схемы предлагается модифицировать FPGA Atmel AT40K с очень мелким размером элементарной ячейки (fine grained),. Реализация С-элемента на двух LUT предложена в.

Общие замечания

Вариант счётного триггера с разной внешней средой, которой соответствуют дистрибутивный и последовательный STG.

• При проектировании цифровых устройств принято функционально разделять операционный и управляющий блоки. Операционный блок отвечает за обработку данных (data path) и получает команды от управляющего блока (control path). Во многих отношениях такое разделение достаточно условно. Некоторые устройства, например, асинхронная шина, кольцевой интерфейс, арбитр с иерархической структурой и счетчик по модулю n практически не обрабатывают данные, но имеют сложный алгоритм управления. Другие устройства, такие как асинхронный банк регистров или параллельное n-разрядное АЛУ предназначены для интенсивной обработки данных, но управление ими достаточно простое.
• Асинхронные схемы, как и любые схемы с памятью, требуют задания начальных условий. На практике это осуществляется подачей короткого импульса сброса соответствующей полярности на запоминающие элементы. Подробнее см..
• Для правильной работы асинхронных схем необходимо задать поведение внешней среды. Схема, недистрибутивная для одной внешней среды, может оказаться дистрибутивной для другой, последовательной для третьей и неполумодулярной для четвёртой.

Модели и классификация асинхронных схем

Г-триггеры на мажоритарных элементах (a) двухвходовый Г-триггер (C-элемент), (b) трехвходовый Г-триггер.

Схемы, не зависящие от скорости и их STG: (a) неполумодулярная, (b) дистрибутивная, (c) недистрибутивная.

Асинхронная схема может рассматриваться как аппаратная реализация параллельной распределенной программы. Для выполнения такой программы во времени обычно необходим какой-либо механизм, в то время как асинхронной схеме этот механизм не нужен. Аналогами операторов и команд в асинхронной схеме являются логические элементы, триггеры или сложные иерархические модули. Роль данных, которыми обмениваются элементы схемы, играют переключения сигналов. Таким образом, все события в схеме уровне упорядочены во времени через причинно-следственные связи. Порядок, установленный разработчиком должен быть сохранен в схеме, то есть фактически сгенерирован, что в конечном счете обеспечивает правильное функционирование. В общем случае, классификация самосинхронных схем довольно сложна и неоднозначна. Однако, существуют по крайней мере две достаточно общие модели таких схем с разными предположениями о задержке в элементах, проводах и их соединениях:

1. Mодель с ограниченной задержкой (модель Хаффмана, Huffman model), в которой предполагается максимальная задержка распространения сигналов в схеме (наихудший случай). Для построения таких схем нужно вводить задержку в цепь обратной связи либо использовать локальную синхронизацию. Таким образом, схемы построенные в соответствии с моделью Хаффмана не являются строго самосинхронными. Пример использования модели Хаффмана — это различные варианты микроконвейеров (micropipelines) с согласованной задержкой. В общем случае нехаффменовские модели — это модели, использующие динамические языки спецификации, для формального анализа или синтеза. Операционные устройства таким образом представить затруднительно.
2. Mодель с неограниченной задержкой до точки разветвления (модель Маллера, Muller model), в которой предполагается, что разница в задержке проводов после разветвления меньше, чем минимальная задержка элемента. Схемы построенные в соответствии с моделью Маллера делятся на несколько классов:
   • схемы, не зависящие от скорости (speed-independent, SI circuits);
   • полумодулярные или/и дистрибутивные (semi-modular or/and distributive) схемы;
   • схемы квазинечувствительные к задержкам (quasi-delay-insensitive, QDI circuits).

Дистрибутивные схемы являются подмножеством полумодулярных, которые в свою очередь, являются подмножеством SI-схем. На практике, класс SI-схем эквивалентен классу QDI. Теория и методы проектирования QDI-схем хорошо развиты и, поэтому, такие схемы наиболее популярны для реализации.

Сложные асинхронные системы нельзя однозначно представить ни моделью Хаффмана ни моделью Маллера. Такие системы могут быть построены как асинхронные конечные автоматы или, в очень крупном масштабе, как асинхронные микропроцессорные комплекты, использующие микропрограммное управление. Подобные комплекты представлены сериями К587, К588 и К1883 (U83x в ГДР). Обучение проектированию сложных последовательных самосинхронных схем целесообразно начинать с реализации простого одноразрядного процессора MC14500B и объединения таких процессоров в вычислительную структуру.

Сильная (И) и слабая (ИЛИ) обусловленность

Временна́я диаграмма элемента «включающее ИЛИ».

Схема элемента «включающее ИЛИ» со встроенным индикатором и STG, задающий эту схему.

(a) полумодулярная решетка, задающая схему элемента «включающее ИЛИ» с индикацией во внешней среде , (b) STG и (c) схема.

На интуитивном уровне, обусловленность (причинная-следственная связь, causality) в асинхронных схемах — это зависимость порядка появления выходных сигналов от порядка появления входных. Эта зависимость может быть сильной (И) и слабой (ИЛИ), что соответствует схемам с полной индикацией (full indication) и досрочным получением результата (early evaluation).

Предположим, что некоторое событие имеет две причины: $x_{1}$ и $x_{2}$. И-обусловленность предполагает, что оба события $x_{1}$ и $x_{2}$ должны иметь место, прежде чем может произойти событие $y$. Таким образом, в случае И, каждая причина сильно предшествует результату. Аналогом такого поведения в социологии является коллективизм и товарищество. В случае ИЛИ-обусловленности событие $z$ может произойти после того, как любое из событий $x_{1}$ или $x_{2}$ произошло (здоровый индивидуализм).

Таким образом, в случае ИЛИ, результат появляется если по крайней мере одно событие из набора слабых причин произошло. Чтобы определить как ведет себя событие $z$ после того, как обе его слабые причины $x_{1}$ и $x_{2}$ произошли, вводятся понятия совместной и несовместной обусловленности (соответственно управляемый и неуправляемый индивидуализм). Для двух входных сигналов И-обусловленность моделируется с помощью гистерезисного триггера (Г-триггер, Muller C-element), заданного уравнением $y_{n}=x_{1}\cdot x_{2}+(x_{1}+x_{2})\cdot y_{n-1}$. Модель совместной ИЛИ-обусловленности — это элемент «включающее ИЛИ» (inclusive OR, EDLINCOR), который использует выход $y_{n}$ гистерезисного триггера и задается уравнением $z_{n}=x_{1}\cdot x_{2}+(x_{1}+x_{2})\cdot {\overline {y_{n}}}$. Модель полностью несовместной ИЛИ-обусловленности — это схемы, основанные на арбитрах.

Рассмотрим асинхронную схему, в которой есть двухвходовый элемент ИЛИ (двухвходовый элемент И). В фазе гашения на входе элемента ИЛИ установлен код 00, а на входе элемента И — код 11. В рабочей фазе входы один за другим переключатся в 1 (0). Необходимо индицировать оба эти изменения, но в случае ИЛИ-обусловленности процесс будет развиваться по одному входу, а затем второй вход где-то индицируется. Иными словами, процесс начинает ветвиться по первому изменению входа, без ожидания второго, то есть без синхронизации со вторым сигналом. Чем больше таких элементов, тем больше параллельность в схеме. Синхронизация входов возможна, но нежелательна, так как это будет другой процесс с меньшей параллельностью.

Есть два основных метода моделирования ИЛИ-обусловленности на сетях Петри (или STG). Один способ — это уход от явного представления параллельности на уровне переходов сети Петри к уровню так называемой семантики чередования (англ. interleaving semantics) (то есть с выбором на трейсах) — при этом сохраняется 1-безопасность сети Петри. Другой способ — это сохранение явного представления параллельности, но при этом сеть Петри становится не 1-безопасной. Таким образом, ИЛИ-обусловленность описывается либо небезопасной, но устойчивой сетью Петри, либо безопасной, но неустойчивой.

Оба типа обусловленности приводят к полумодулярным схемам. Однако, в случае И-обусловленности эти схемы являются дистрибутивными, а в случае ИЛИ — недистрибутивными. Дистрибутивные схемы могут быть построены из элементов только одного типа (например, И-НЕ или ИЛИ-НЕ), а недистрибутивные требуют использования обоих типов элементов. В случае небезопасной, но устойчивой сети Петри необходимо также бороться с накоплением точек в вершинах OR-causality. Методологии DIMS и NCL, как и любые другие методологии с полной индикацией, имеют все преимущества и недостатки И-обусловленности. Графы сигнальных переходов в своем наиболее простом варианте также реализуют полную индикацию. Диаграммы изменений позволяют моделировать как И-, так и совместную ИЛИ-обусловленность, но не могут напрямую представлять процессы с конфликтами или выбором.

Теорема о соединении полумодулярных схем

Пусть схемы $A$ и $B$ полумодулярны относительно состояний $a$ и $b$ соответственно, при этом $i$ является выходом инвертора схемы $B$. Разомкнём узел $j$ схемы $A$ так, что образуются вход $j_{1}$ и выход $j_{0}$. Предположим, что среди состояний в которые могут перейти схемы $A$ и $B$ из $a$ и $b$ найдутся такие $a'$ и $b'$ в которых значение сигнала на входе и на выходе инвертора совпадает с $j_{1}$ и с $j_{0}$ соответственно. Удалим из схемы $B$ инвертор так, что образуются вход $i_{1}$ и выход $i_{0}$. Соединим $i_{0}$ с $j_{1}$ и $j_{0}$ с $i_{1}$. Можно утверждать, что полученная схема полумодулярна относительно состояния $[a',b']$. Интуитивное доказательство теоремы приводится в. Строгое математическое доказательство можно найти в. Важно отметить, что соединение двух схем по теореме требует выполнения двух условий: 1) в одной из схем должен быть инвертор и 2) наличия состояний $a'$ и $b'$. Эти условия выполняются не всегда и, следовательно не любые полумодулярные схемы можно соединять в одну. Обобщение теоремы для более мягких условий приводится в. Частным случаем использования теоремы является повышение быстродействия счетчиков с последовательным переносом. В общем случае, применение теоремы дает качественно новую схему из известных составляющих, например пайплайн на Г-триггерах + статический триггер = асинхронный регистр сдвига.

Двухпроводная линия связи

Простые синхронные схемы можно соединять между собой практически без проблем. Если в полученной сложной схеме отсутствуют критические гонки сигналов, она будет работоспособной. Соединение асинхронных схем гораздо сложнее, в полученной сложной схеме свойство асинхронности может быть утеряно. Результатом этого будет остановка работы или наоборот, генерация пачки импульсов. Если не рассматривать общий провод, то тактовый сигнал на синхронную схему подается по одному проводу. Связать асинхронные схемы можно также по одному проводу но для этого нужно использовать специальный последовательный самосинхронный код. По сравнению с параллельным кодом, это означает более низкое быстродействие и дополнительные расходы оборудования. Для повышения быстродействия можно представлять разделитель (spacer) третьим уровнем сигнала. Это позволяет также уменьшить количество проводов (если слоев металлизации не больше двух), но не позволяет переключать линии от разных задатчиков разным исполнителям, то есть не приспособлено для шинных структур. Поскольку в современных технологиях используются 7-14 слоев металлизации, экономить таким образом на проводах не имеет смысла. Два провода позволяют использовать парафазный протокол связи. Впервые такой подход был использован Д. Е. Маллером для построения строго самосинхронного микроконвейера. Близким к этому способу является Delay Insensitive Minterm Synthesis (DIMS). Методология Null Convention Logic (NCL) также предназначена для синтеза строго самосинхронных микроконвейеров. В отличие от DIMS, где используются C-элементы, NCL использует многовходовые Г-триггеры, которые называются пороговыми элементами и самосинхронный код М-из-N. В некоторых случаях это позволяет строить более простые схемы. Заметим, что в силу использования Г-триггеров, микроконвейеры DIMS и NCL реализуют только И-обусловленность. Некоторые способы построения микроконвейеров с ИЛИ-обусловленностью рассмотрены в. Строго самосинхронные микроконвейерные схемы также могут быть синтезированы при компиляции программ с языков высокого уровня. Следует однако, ожидать, что полученные таким образом схемы будут не оптимальными. Например, сумматор синтезированный в сложнее, чем предложенный в.

Асинхронные примитивы

Идея использования примитивов для построения асинхронной схемы аналогична идее конструктора. Детали такого конструктора должны быть по возможности, универсальными. Как правило, они описываются фрагментами устойчивых и безопасных сетeй Петри. Наиболее известные асинхронные примитивы это:

Буферный регистр

Кольцевой распределитель импульсов на WCHB и его STG.

Впервые предложен в под названием double-line delay (см. также) и наиболее известен как weak condition half buffer, WCHB.

Ячейка Давида

Распределитель на ячейках Давида и его STG, см. также

Названа по фамилии французского инженера René David впервые её предложившего . Транзисторная реализация ячейки называется one place buffer, её обобщения рассматриваются в.

Схема повторного вхождения

Распределитель на варианте D-element и его STG. Более широкие возможности имеет схема.

Была впервые предложена в и усовершенствованна в. В последнем варианте рассматривается в и известна как multiple use circuit, D-element, Q-element и S-element.

Счётный триггер

Вариант счётного триггера с индикатором и его STG.

Счётный триггер с индикатором построенный на JK-триггере и его STG.

Также называемый toggle представляет собой делитель частоты на два, в котором обеспечивается завершение переходных процессов. Ранние версии toggle, построенные на элементах с инверсией на входах приведены в. Диаграмма переходов схемы показана на рис. 5.31 в. Задержка входных инверторов во всех этих схемах предполагается нулевой, а индикатором служит либо элемент XOR либо элемент XNOR. Вариант toggle, использующий дуальные логические элементы 1И-2ИЛИ-НЕ и 1ИЛИ-2И-НЕ приводится в. Заметим, что такая реализация известна по крайней мере с 1971 года. Другой вариант toggle, использующий те же элементы и два инвертора предложен в и подробно обсуждается в. Реализация toggle только на элементах И-НЕ (ИЛИ-НЕ) иногда называется гарвардский триггер и известна по крайней мере с 1964 года. Компактные статические схемы гарвардского триггера на КМОП транзисторах приведены в, a схема с нагрузочными резисторами — в. Динамическая схема счётного триггера, где предыдущее состояние хранится на емкостях приведена в. Заметим, что большинство счётных триггеров представляют собой последовательностные схемы и поэтому могут быть реализованы только на элементах 2И-НЕ. Существуют, однако, дистрибутивные схемы счётного триггера. Например, в описывается дистрибутивная и очевидно громоздкая схема на четырёх логических и двух С-элементах. Более удачным примером является дистрибутивная схема JK-триггера на 2И-НЕ. Объединив входы J и K, получим счётный триггер.

Последовательное соединение счётных триггеров даёт многоразрядный счетчик, в котором количество срабатываний разряда $i$ вдвое меньше, чем количество срабатываний разряда $i-1$. Чтобы обеспечить в таких счетчиках независимость от задержек обычно используется индикатор завершения переходных процессов во всех разрядах. Схема конвейерного счетчика впервые предожена в, запатентована в и перепечатана в. Спецификации и схемы счётчиков с постоянным временем ответа приведены в. Также, в приводится последовательный счётчик с задержкой распространения переносов. В предложен программируемый счётчик, в котором взаимодействие с внешней средой осуществляется через последний разряд. За счёт этого достигается постоянное время реакции между запросом к счётчику и ответом. Тот ответ, который получен после N запросов является сигналом с частотой поделённой на N.

Методологии проектирования

При проектировании асинхронной схемы необходимо сделать предположение о задержках. Методология самосинхронизации использует гипотезу Маллера относительно задержек в проводах — вся задержка провода приведена к выходу элемента, а разбросом задержек в проводах после разветвления можно пренебречь. В этом случае провода вообще исключаются из рассмотрения. Нарушение гипотезы Маллера приводит к нарушению причинной обусловленности поведения, являющейся логической основой самосинхронизации. Причинная обусловленность требует, чтобы каждое событие в системе являлось причиной, по крайней мере, одного другого события (свойство индицируемости самосинхронных систем). В логических структурах, в отличие от систем передачи, изменение состояния отрезка провода после разветвления может не приводить к переключению логического элемента и, следовательно, не индицироваться. При этом отрезок провода начинает выступать как элемент памяти. Для борьбы с этим, то есть для построения схем, не зависящих от задержек в проводах, необходимо использование либо специальных дисциплин переключения (что сужает класс реализуемых схем), либо использование специальных логических или топологических конструкции, как, например, изохронные разветвления или разветвления полем (field forks), требующих введения новых гипотез или/и приемов проектирования, зависящих от технологии. Эта проблема усугубляется с ростом влияния задержек в проводах и разброса этих задержек. Подавляющее большинство современных методологий проектирования приводят к схемам квази-нечувствительным к задержкам, то есть к схемам где все разветвления являются достаточно короткими и поэтому изохронными. Основная задача синтеза асинхронных схем формулируется так. Задается спецификация, моделирующая реальный процесс. Затем она анализируется чтобы выявить как полезные, так и аномальные свойства процесса. По результатам анализа исходная спецификация модифицируется с целью предотвращения или/и устранения аномалий. По новой, модифицированной спецификации синтезируется схема, поведение которой совпадает с исходной спецификацией. Краткий список методов анализа и синтеза асинхронных схем на основе моделей событийного типа приведен в. Полный цикл использования этих моделей в современных средствах разработки обсуждается в. Методы синтеза основанные на компиляции программ с языков высокого уровня, а также на теории трейсов рассмотрены в.

Сети Петри

Для моделирования поведения логических схем обычно используют устойчивые и безопасные сети Петри. Однако, такие сети не могут моделировать досрочное получение результата, поскольку срабатывание переходов основано на И-обусловленности. Чтобы описать ИЛИ-обусловленность, сеть должна быть небезопасной (более одного маркера в позиции). Когда поведение схемы задано, необходимо преобразовать сеть Петри в диаграмму изменений (диаграмму Маллера), которая является графом с вершинами, обозначенными вектором из устойчивых и возбужденных выходов элементов. Далее следует убедиться, что полученная диаграмма является полумодулярной. Если нет, то это означает, что исходное описание схемы в виде сети Петри является неполным и следует вводить дополнительные события. Если диаграмма изменений полумодулярна, то можно по диаграмме переходов строить функции возбуждения элементов. Далее если эти функции находятся в списке элементов базиса реализации, то все в порядке. Если же нет, то нужно вводить дополнительные переменные, а следовательно, и изменять исходное задание таким образом, чтобы все функции элементов соответствовали функциям базиса реализации. Эта проблема очень сложна и ее формальное решение далеко от оптимальной реализации.

Сигнальные графы

Г-триггер и его STG. Другие варианты приведены в.

Конвейерный распределитель, и его STG. Несколько другая схема приведена в

Основаны на сетях Петри, переходы в которых помечены именами сигналов. Впервые были предложены в и описаны более подробно в двух различных подходах в и. Наиболее известны сейчас под названием англ.  Signal Transition Graphs, STG.

Самый простой класс STG — STG/MG соответствует классу маркированных графов сетей Петри. Это сети Петри, где каждая позиция имеет максимум один входной переход и один выходной переход. В таком графе позиция может иметь только маркеры, удалённые из него через одиночный переход, ведущий от него и переход, однажды разрешённый, может быть запрещен только при фактическом запуске, поэтому не может быть обработана ситуация, где могут происходить А или B, но не оба. Отметим, что графически STG заменяет помеченный переход его меткой, и позиции с одним входом и одним выходом опускаются. Маркеры в этих опущенных положениях просто помещаются на соответствующую дугу. В STG метки переходов содержат не только имя сигнала, но также и определенный тип перехода, нарастающий («+») или спадающий («-»).

Таким образом, когда запускается переход, помеченный $a+$, сигнал $a$ переключается из 0 в 1; когда запускается переход, помеченный $a-$, сигнал $a$ переключается из 1 в 0. Переходы на входных сигналах также различаются подчеркиванием. Чтобы создавать схемы по STG, часто требуются выполнения одного или нескольких ограничений: живучести, надежности, постоянства, непротиворечивого назначения состояния, уникального назначения состояния, одноцикловых переходов.

STG живой, если от каждой доступной маркировки каждый переход может быть, в конце концов, запущен.

STG надёжен, если никакая позиция или дуга никогда не могут содержать больше одного маркера.

STG постоянен, если для всех дуг а* → b* (где t* означает переход t+ или t-) имеются другие дуги, гарантирующие, что b* запустится перед противоположным переходом a*.

STG имеет непротиворечивое назначение состояния, если переходы сигнала строго чередуются между + и — (т.e. нельзя возвращаться к тому же состоянию).

STG имеет уникальное назначение состояния, если никакие две различных маркировки STG не имеют идентичных значений для всех сигналов.

STG имеет одноцикловые переходы, если каждое имя сигнала в STG появляется в точно одном нарастающем одном спадающем переходе.

Диаграммы изменений

Соответствие между диаграммами переходов (диаграммами Маллера) (b) и диаграммами изменений (c) для простой схемы Г-триггера (a)

Элемент мажоритарного голосования реализованный как включающее ИЛИ для пар событий (1,2), (1,3), (2,3). Его интерпретированная сеть Петри и диаграмма изменений.

Диаграммы изменений (англ. Change Diagrams, CD) подобно STG имеют узлы, маркированные у переходов, и дуги между переходами, которые определяют разрешённые последовательности запуска переходов. CD имеют дуги трех типов: сильного предшествования, слабого предшествования и несвязанного сильного предшествования, а также начальную маркировку, хотя маркеры помещаются в переходы CD вместо позиций. Дуги сильного предшествования подобны дугам в STG и их можно считать дугами AND, так как переход не может запускаться, пока все дуги, указывающие на него, не отмечены маркером. Дуги слабого предшествования являются дугами OR, где переход может запускаться всякий раз, когда какой-либо переход с дугой слабого предшествования к нему отмечен маркером. Заметим, что переход не может иметь сильные и слабые дуги одновременно. Когда дуги сильного или слабого предшествования заставляют переход запускаться, на всех дугах, указывающих на этот переход, маркер удаляется и помещается на все дуги, разрешающие запуск перехода. Поскольку переход с дугами слабого предшествования, ведущими к нему, может запускаться раньше всех дуг, имеющих маркеры, дуги без маркеров имеют открытые циклы, добавленные к ним для индикации «долга» одного маркера. Когда маркер достигает дуги с долгом, маркер и долг взаимно уничтожаются. Таким образом, если маркер приходит на каждую входную дугу слабого предшествования к узлу (если ни одна из этих дуг изначально не отмечена маркерами или открытыми циклами), он будет запускаться только однажды, и может делать это, как только прибудет первый маркер. Наконец, освобождаемые дуги сильного предшествования идентичны дугам сильного предшествования, за исключением того, что после перехода, ведущего к запуску, дуга больше не сдерживает систему (считается удаляемой из CD). Таким образом, эти дуги могут использоваться для связи начального, неповторяющегося набора переходов с бесконечно повторяющимся циклом.

Обусловленные логические сети

Впервые были предложены в под названием англ. Causal Logic Nets, CLN с целью объединить преимущества сетей Петри и диаграмм изменений в представлении различных форм причинно-следственных связей.

NCL подход

Сокращение NCL означает Null Convention Logic и указывает на использование разделителя 00. Подход NCL был предложен в для операционных блоков, состоящих преимущественно из самосинхронной комбинационной логики.

Элементы NCL являются частным случаем обобщенного C-элемента, который задан с помощью разложения Шеннона как $x={\overline {x}}S(\mathbf {x} )\vee x{\overline {R}}(\mathbf {x} )$, где $S(\mathbf {x} )$ и ${\overline {R}}(\mathbf {x} )$ — это функции установки и сброса. Если эти функции ортогональны, то есть $S(\mathbf {x} )R(\mathbf {x} )=0$, то $S(\mathbf {x} )\leqslant {\overline {R}}(\mathbf {x} )$ и $x=f(\mathbf {x} )$ изотонна (positive unate) по $x$. Таким образом, ${\overline {x}}$ можно исключить, так что $x=S(\mathbf {x} )\vee x{\overline {R}}(\mathbf {x} )$. NCL использует пороговые функции установки и сброса, которые имеют не более 4 переменных. В NCL также используются 3 непороговые функции, которые могут быть реализованы несколькими NCL элементами. В дополняющем подходе NCL+ используется разделитель 11. Функция сброса для NCL одна $R(\mathbf {x} )={\overline {x_{1}\vee x_{2}\vee ...\vee x_{n}}},n\leqslant 4$, а функций установки несколько. Для NCL+ наоборот, функция установки одна $S(\mathbf {x} )=x_{1}x_{2}...x_{n}$, а функций сброса несколько. Результатом этого является определённая симметрия между КМОП реализациями элементов NCL и NCL+,. Однако, такие реализации очень громоздкие, например, элемент TH24 состоит не менее, чем из 26 транзисторов. Построение операционных блоков на NCL называется Flow Computation. Эти блоки представляют собой связанные осцилляторы, которые производят параллельные вычисления. Подобный принцип используется в двумерных распределителях, .

Отметим, что подход подобный NCL, был предложен гораздо раньше в. Этот подход использует либо NCL элементы (Г-триггеры специального типа) либо обычные, многовходовые элементы И-ИЛИ-НЕ. В обоих случаях на элементы подаются парафазные сигналы. На уровне поведения, связь между этим подходом и NCL рассматривается в.

Отметим также, что поскольку пороговые функции являются подмножеством монотонных, оба упомянутых подхода могут рассматриваться как развитие последовательностных схем на пороговых элементах.

Предположения о длительности задержек

Иногда заданное поведение невозможно реализовать в модели Маллера (задержки элементов неограничены). Как правило, эта проблема связана с заданным базисом реализации. Единственным решением в этом случае является использование предположений о длительности задержек элементов (timing assumptions). Перечислим некоторые признаки таких проблемных поведений:

1. Входной сигнал $a$ переключается два раза подряд, что приводит к переключению выхода $x$. Другими словами, в поведении имеется фрагмент $a+\to a-\to x+$. Такое поведение не реализуемо в любом базисе. Необходимо предположение о том, что длительности импульса $a+\to a-$ достаточно для (как минимум) двух переключений внутренних сигналов.
2. Требование реализовать схему в монотонном однородном базисе, например только на элементах И-НЕ. Заданный интерфейс изменять нельзя. Это означает, что добавлять новые внутренние события перед входными запрещено. В базисе И-НЕ каждая синхронизация происходит только по $+$событиям. Следствием этого является то, что в автономном поведении каждая последовательная ветвь должна начинаться $-$ и заканчиваться $+$. Запрет на добавление новых событий перед входными (для не автономных поведений) может привести к нарушению баланса $+$ и $-$. Если $+$ больше, чем $-$, то схема не реализуема в базисе И-НЕ. Примером может служить реализация С-элемента.
3. Использование элементов с полным квитированием (CA) ,. Пусть входные событие $a+$ и $b+$ инициируют альтернативные ветви 1 и 2 соответственно. Если в ветви 2 есть событие $a+$, то схема не реализуема на CA-элементах.

Основные факты и результаты

• Асинхронные схемы могут рассматриваться как обобщение кольцевого осциллятора. То есть если выходы схемы соединить через модель внешней среды со входами, схема начнёт осциллировать.
• Разделитель (spacer) присутствует только в двухфазных самосинхронныx (СС) кодах. Однофазный СС код — это код с прямыми переходами. Других однофазных СС кодов не существует.
• Реализация логических функций. До сих пор наилучшим универсальным подходом является перекрестная реализация. Любая логическая функция от двух и более переменных обладает функциональными состязаниями, с которыми в принципе невозможно бороться. Однако, на сравнимых наборах монотонная (unate) функция свободна от функциональных состязаний. Поэтому удваиваем число входных переменных и заменяем инверсию переменной независимой переменной. Для того чтобы входные наборы стали сравнимыми нужна двухфазная дисциплина, в которой каждый рабочий набор перемежается спейсером (разделителем, состоящим либо из всех нулей, либо из всех единиц). Поскольку спейсер сравним с любым рабочим набором, получаем, что в двухфазной последовательности входов все соседние наборы являются сравнимыми, что необходимо для отсутствия функциональных состязаний. Остаются логические состязания (атрибут реализации). В этом случае помогает перекрестная реализация. Добавляется второй канал реализации, который реализует инверсную функцию (первый канал реализует саму функцию). Причем реализация этого канала должна быть двойственной реализации основного канала. При такой реализации все чистые инверторы в каждом канале заменяются перекрестными связями, так как каждому выходу элемента некоторого яруса соответствует выход элемента в том же ярусе инверсного канала. Эти два выхода образуют пару парафазного кода, что существенно облегчает построение индикатора для логики. В случае использования двухфазной дисциплины со спейсером парафазная реализация в КМОП-технологии не приводит к увеличению числа транзисторов по сравнению с тактируемой однофазной логикой. Это связано с тем, что КМОП-схемы в случае однофазной реализации coдержат прямой и инверсный каналы. Анализ избыточности самосинхронизирующихся кодов позволяет предположить, что для синхронной комбинационной схемы с $h$ входами и $q$ выходами должна существовать асинхронная схема с $h+log_{2}(h)$ входами и $q+log_{2}(q)$ выходами. Эта оценка соответствует гипотетической реализации с минимальными дополнительным оборудованием, то есть на практике нижний предел недостижим.
• Реализация индикаторов. Каналы индикации моментов окончания переходных процессов строятся на основе Г-триггеров. Поскольку Г-триггер содержит компоненту И, число его входов ограничено. Таким образом, нужно использовать либо пирамиды из Г-триггеров, либо системы параллельного сжатия, что приводит к затратам оборудования и увеличению задержки в схеме индикации, что может резко снизить быстродействие за счет работы по реальным задержкам. Использование свойства двусторонней проводимости МОП-транзистора позволяет построить схему двухкаскадного индикатора с практически неограниченным числом входов и расходом оборудования 4 транзистора на индицируемый вход.
• Некоторые самосинхронные устройства могут быть реализованы с пренебрежимо малым увеличением оборудования по сравнению с синхронной реализацией. Например счетчики (1974) и память (1986).
• Схемы не зависящие от задержки (DI, foam-rubber wrapper), которые состоят из элементов с одним выходом могут содержать только инверторы и С-элементы, что не позволяет строить практические схемы достаточно гибко. Невозможно построить полностью независимые от задержек Г-триггер, RS-триггер, Т-триггер.
• Любая дистрибутивная схема может быть корректно реализована на двухвходовых элементах И-НЕ (ИЛИ-НЕ) с нагрузочной способностью не больше двух. Любая полумодулярная схема может быть корректно реализована только при совместном использовании этих элементов или при использовании трехвходовых элементов И-ИЛИ-НЕ. Вопрос о корректной реализации полумодулярных схем только на элементах И-НЕ (ИЛИ-НЕ) остается открытым. На практике однако, минимальный базис не имеет особого смысла ввиду высокой сложности получающихся схем. С ростом значений коэффициентов разветвления и с увеличением функциональных возможностей схемы становятся компактней. В современной КМОП технологии целесообразно использовать элементы сложность которых не превышает 4И-4ИЛИ-НЕ. Не существует полумодулярной схемы из элементов И-НЕ, не чувствительной к задержкам хотя бы в двух ветвях провода, подключенного к выходу элемента, для которого состояния этой схемы живые. Если провод разветвляется, то это функция ИЛИ, поэтому где-то нужно индицировать сигналы в ветвящихся проводах (ИЛИ-обусловленность). Всё вышесказанное справедливо только для парафазной реализации, частным случаем которой является реализация C-элемента только на элементах И-НЕ. Вопрос о реализации однофазных дистрибутивных схем на только элементах И-НЕ остается открытым. Однако, в случае однофазного С-элемента нужны элементы обоих типов. Действительно, чтобы реализовать сильную причинность по нарастающим фронтам, нужен элемент И-НЕ, а по спадающим — ИЛИ-НЕ.
• По одному и тому же проводу запрос можно передавать напряжением, а подтверждение — током. В этом случае для индикации моментов окончания переходных процессов необходимо использовать датчики потребляемого тока КМОП элементов. Однако такие датчики сложны в реализации, а их быстродействие недостаточно. Таким образом, идея комбинированной индикации на практике не ведет к упрощению оборудования. Примером удачного использования этой идеи является метод самосинхронной передачи данных, где каждый бит передается по одному проводу. Для параллельной передачи $n$ разрядного двоичного кода этому методу требуется лишь $n+2$ проводов, а его производительность не хуже, чем при передачи данных по двум проводам.
• Индикаторы завершения переходных процессов могут быть построены на основе пороговых схем с несколькими выходами.

Дополнительная литература

Отчёты и книги

1. D. E. Muller, Theory of asynchronous circuits. Report no. 66, Digital Computer Laboratory, University of Illinois at Urbana-Champaign, 1955.
2. J. C. Nelson, Speed-independent counting circuits. Report no. 71, Digital Computer Laboratory, University of Illinois at Urbana-Champaign, 1956.
3. D. E. Muller, W. S. Bartky, A theory of asynchronous circuits I. Report no. 75, Digital Computer Laboratory, University of Illinois at Urbana-Champaign, 1956.
4. D. E. Muller, W. S. Bartky, A theory of asynchronous circuits II. Report no. 78, Digital Computer Laboratory, University of Illinois at Urbana-Champaign, 1957.
5. J. H. Shelly, The decision and synthesis problems in semimodular switching theory, PhD thesis, University of Illinois at Urbana-Champaign, 1959, 93 p.
6. W. S. Bartky, A theory of asynchronous circuits III. Report no. 96, Digital Computer Laboratory, University of Illinois at Urbana-Champaign, 1960.
7. A. M. Bush, A method for sensing the completion of operations in speed-independent asynchronous computer circuits. MSc thesis, Georgia Institute of Technology, 1961, 67 p.
8. R. E. Swartwout, Further studies in speed-independent logic for a control. PhD thesis, University of Illinois at Urbana-Champaign, 1962, 104p.
9. А. Н. Юрасов, Теория построения релейных схем. Госэнергоиздат, 1962, 119с.
10. W. D. Frazer, A switching theory for bilateral nets of threshold elements. PhD thesis, University of Illinois at Urbana-Champaign, 1963, 69 p.
11. K. E. Batcher, Speed-independent NOR realizations. PhD thesis, University of Illinois at Urbana-Champaign, 1964, 44 p.
12. Р. Миллер, Теория переключательных схем, не зависящих от скорости, Гл. 10 в кн. Теория переключательных схем. Том 2: Последовательностные схемы и машины. Наука, 1971, с.242—298.
13. P. S. Thiagarajan, Algebraic models for asynchronous control structures. PhD thesis, Rice University, 1972, 133p.
14. А. Г. Астановский, В. И. Варшавский, В. Б. Мараховский и др. Апериодические автоматы. М. Наука, 1976, 423 с.
15. Б. С. Цирлин. Вопросы синтеза апериодических схем. Диссертация к.т. н. Ленингр. ин-т авиац. приборостроения, 1976, 215 с.
16. С. Ангер, Схемы вырабатывающие сигналы завершения, § 6.1 в кн. Асинхронные последовательностные схемы, Наука, 1977, 400с.
17. А. Фридман и П. Менон, Логические элементы с неограниченными задержками, § 4.9 в кн. Теория и проектирование переключательных схем, М. Мир, 1978, стр. 275—282.
18. C. L. Seitz, "System timing, " Ch. 7 in Introduction to VLSI Systems, C. A Mead and L. A Conway, pp. 218—262, Addison-Wesley, 1980.
19. Б. С. Цирлин, Алгебра и анализ асинхронных логических схем. Препринт, Ин-т соц.-экон. пробл. АН СССР, 1981, 39 с. (недоступная ссылка)
20. Ю. В. Мамруков, Анализ апериодических схем и асинхронных процессов. Диссертация к.т. н. ЛЭТИ, 1984, 219 с. (недоступная ссылка)
21. Н. А. Стародубцев, Синтез схем управления параллельных вычислительных систем. Л. Наука, 1984, 191 с.
22. В. И. Варшавский, М. А. Кишиневский, В. Б. Мараховский и др. Автоматное управление асинхронными процессами в ЭВМ и дискретных системах. М.: Наука, 1986. Translated to English as Self-Timed Control of Concurrent Processes: The Design of Aperiodic Logical Circuits in Computers and Discrete Systems.
23. V. I. Varshavsky (ed.), Hardware Support of Parallel Asynchronous Processes. Research report, Helsinki University of Technology, 1987, 235 p.
24. T.-A. Chu, Synthesis of Self-Timed VLSI Circuits from Graph-Theoretic Specifications. Ph.D. thesis, Massachusetts Institute of Technology, 1987, 189 p.
25. L. Hluchý, B. Cirlin, B. Gaži, K. Košuk, T. Pažurová, Rýchly sériový asynchrónny kanál (Fast serial asynchronous channel). Report. Institute of Technical Cybernetics SAS, Bratislava, 1988.
26. V. I. Varshavsky, Circuits insensitive to delays in transistors and wires. Technical report no. 7, Helsinki University of Technology, 1989, 42 p.
27. G. Gopalakrishnan and P. Jain, Some recent asynchronous system design methodologies. Technical Report UUCS-TR-90-016. Dept. of Computer Science, University of Utah, 1990, 16 p.
28. L. Lavagno, Synthesis and Testing of Bounded Wire Delay Asynchronous Circuits from Signal Transition Graphs. PhD thesis, University of California at Berkeley, 1992, 306 p.
29. О. А. Изосимов. Методы синтеза и динамического анализа самосинхронных КМДП СБИС. Диссертация к.т. н., МИФИ, 1993, 165 с.
30. M. Kishinevsky, A. Kondratyev, A. Taubin and V. Varshavsky, Concurrent Hardware: The Theory and Practice of Self-Timed Design, Wiley, 1993, 388 p.
31. K. van Berkel, Handshake Circuits: An Asynchronous Architecture for VLSI Programming. Cambridge, 225 p.
32. P. A. Beerel, CAD tools for the synthesis, verification, and testability of robust asynchronous circuits. PhD thesis, Stanford University, 1994.
33. M. Kishinevsky, L. Lavagno and P. Vanbekbergen, The Systematic Design of Asynchronous Circuits. Tutorial, Int. Conference on Computer-Aided Design (ICCAD) 1995, 219p.
34. J. A. Brzozowski, C.-J. H. Seger, Asynchronous Circuits. Springer, 1995, 404 p.
35. S. S. Appleton, Performance-Directed Design of Asynchronous VLSI Systems. PhD thesis, University of Adelaide, 1997, 285p.
36. S. V. Morton, Fast Asynchronous VSLI Circuit Design Techniques and Their Application to Microprocessor Design. PhD thesis, University of Adelaide, 1997, 224p.
37. S. P. Wilcox, Synthesis of asynchronous circuits. PhD dissertation, University of Cambridge, 1999, 250 p.
38. C. J. Myers, Asynchronous Circuit Design. Wiley, 2001, 392 p.
39. J. Sparsø, "Asynchronous circuit design — a tutorial, " Chapters 1-8 in Principles of asynchronous circuit design: A systems perspective. Kluwer, 2001, 152p. Translated to Russian as «Проектирование асинхронных схем — вводное руководство»
40. J. Cortadella, M. Kishinevsky, A. Kondratyev, L. Lavagno and A. Yakovlev, Logic Synthesis for Asynchronous Controllers and Interfaces. Springer, 2002, 272 p.
41. A. Yakovlev, Theory and Practice of Using Models of Concurrency in Hardware Design. DSc. thesis based on publications, University of Newcastle upon Tyne, 2005, 27 p.
42. K. M. Fant, Logically Determined Design: Clockless System Design with NULL Convention Logic. Wiley, 2005, 292 p.
43. W. B. Toms, Synthesis of Quasi-Delay-Insensitive Datapath Circuits. PhD thesis, University of Manchester, 2006, 237 p.
44. P. A. Beerel, R. O. Ozdag, M. Ferretti, A Designer’s Guide to Asynchronous VLSI. Cambridge, 2010, 339 p.
45. Л. П. Плеханов, Основы самосинхронных электронных схем. Бином, 2013, 208 с.
46. В. Б. Мараховский, Л. Я. Розенблюм, А. В. Яковлев. Моделирование параллельных процессов. Сети Петри. СПб., Профессиональная литература, 2014, 400с.
47. D. Furey, Delay Insensitive Circuits. Plumstead, 2019, 652 p.

Статьи

• В. А. Розенберг, "Некоторые свойства релейного набора, " Автоматика и телемеханика, № 1, с.37-48, 1939.
• В. А. Розенберг, "Задача о блокировке и преобразование контактных групп, " Автоматика и телемеханика, № 1, с.47-54, 1940.
• А. Н. Юрасов, "Аналитический синтез многотактных схем по формулам включения, " в сб. Логические исследования, под ред. Кольман Э. Я. и др. АН СССР, с.442-449, 1959.
• D. E. Muller and W. S. Bartky, "A theory of asynchronous circuits, " Int. Symposium on the Switching Theory in Harvard University, pp. 204—243, 1959.
• R. S. Ledley, J. B. Wilson, "Boolean matrices applied to sequential circuit theory and threshold logics, " IEEE Transactions on Communication and Electronics, vol. 83, no. 75, pp. 768—773, 1964.
• H. Eriksson, P. E. Danielsson, "Two problems on Boolean memories, " IEEE Transactions on Electronic Computers, vol. EC-16, no. 3, pp. 364—365, 1967.
• G. G. Langdon, "Analysis of asynchronous circuits under different delay assumptions, " IEEE Transactions on Computers, vol. C-17, no. 12, pp. 1131—1143, 1968.
• I. Kimura, "Extensions of asynchronous circuits and the delay problem I. Good extensions and the delay problem of the first kind, " Journal of Computer and System Sciences, vol. 2, no. 3, pp. 251—287, 1968.
• I. Kimura, "Extensions of asynchronous circuits and the delay problem. Part II: Spike-free extensions and the delay problem of the second kind, " Journal of Computer and System Sciences, vol. 5, no. 2, pp. 129—162, 1971.
• I. Kimura, "Space-continuous time-semicontinuous theory of speed-independent asynchronous circuits, " Information and Control, vol. 22, no. 4, pp. 373—393, 1973.
• D. Bjørner, "A flow-mode, self-steering, cellular multiplier-summation processor," BIT Numerical Mathematics, vol. 10, no. 2, pp. 125—144, 1970.
• R. M. Keller, "Towards a theory of universal speed-independent modules, " IEEE Transactions on Computers, vol. C-23, no. 1, pp. 21-33, 1974.
• В. И. Варшавский, Л. Я. Розенблюм, Η. Α. Стародубцев, "О среднем времени формирования сигналов переноса в апериодических схемах счетчика и сумматора," Автоматика и вычислительная техника, 1975, №3, стр.88-96.
• P. Corsini, G. Frosini, "Interconnecting asynchronous control networks," Information and Control, vol. 38, no. 3, pp. 343—366, 1978.
• В. Варшавский, Е. Воробьев, В. Ломунов, "Формальный подход к анализу логического уровня," Изв. АН Эстонской СССР. Физика, Математика, 1981, Том 30, №4, стр.381–387.
• А. Н. Чеботарев, "Асинхронные логические схемы и сети Петри", Теория дискретных управляющих устройств, 1982, стр.124.
• В. И. Варшавский, М. А. Кишиневский, А. Р. Таубин и Б. С. Цирлин, "Анализ асинхронных логических схем. II. Достижимость рабочих состояний и влияние задержек в проводах," Изв. АН СССР. Техническая кибернетика, 1982, №4, стр.84-97.
• М. А. Кишиневский, А. Р. Таубин и Б. С. Цирлин, "Сети Петри и анализ переключательных схем," Кибернетика, 1982, №4, стр.114-117.
• Б. С. Цирлин, "Базисы реализации последовательных схем," Изв. АН СССР, Техническая кибернетика, 1984, №1, стр.128-134.
• Б. С. Цирлин, "Изоморфные алгебры асинхронных логических схем," Кибернетика, 1984, №2, стр.112-113.
• Б. С. Цирлин, "Минимальный базис реализации последовательных схем," Изв. АН СССР, Техническая кибернетика, № 2, 1985, стр. 91-97.
• Л. Я. Розенблюм и Б. С. Цирлин, "Конвейеризация сетей Петри," Программирование, №1, 1985, стр.9-15.
• Н. А. Стародубцев, "Асинхронные процессы и антитонные управляющие схемы. I. Язык описания, " Изв. АН СССР. Техническая кибернетика, 1985, № 1, стр.10-19.
• Н. А. Стародубцев, "Асинхронные процессы и антитонные управляющие схемы. II. Основные свойства, " Изв. АН СССР. Техническая кибернетика, 1985, № 4, стр.115-122.
• Н. А. Стародубцев, "Асинхронные процессы и антитонные управляющие схемы. III. Реализация, " Изв. АН СССР. Техническая кибернетика, 1985, № 6, стр.83-92.
• P. F. Lister, A. M. Alhelwani, "Design methodology for self-timed VLSI systems, " IEE Proceedings in Computers and Digital Techniques, vol. E132, no. 1, pp. 25-32, 1985.
• L. Nowak, "SAMP: A general purpose processor based on a self-timed VLIW structure, " ACM Computer Architecture News, vol. 15, no. 4, 1987, pp. 32-39.
• R. Melhem, "Verification of a class of self-timed computational networks, " BIT Computer Science, vol. 27, no. 4, pp. 480—500, 1987.
• Л. Я. Розенблюм, "Сети Петри, " Изв. АН СССР. Техническая кибернетика, 1988, № 5, стр. 12-40.
• S. I. Benjamin, Dataflow: Overview and simulation. MSc thesis, Rochester Institute of Technology, 1988, 106 p.
• L. Rosenblum, A. Yakovlev, and V. Yakovlev, A look at concurrency semantics through «lattice glasses», Bulletin of the European Association for Theoretical Computer Science (EATCS), vol. 37, pp. 175—180, 1989.
• A. J. McAuley, "Four state asynchronous architectures, " IEEE Transactions on Computers, vol. 41, no. 2, pp. 129—142, 1992.
• M. Kishinevsky, J. Staunstrup, "Characterizing speed-independence of high-level designs, " IEEE Int. Symposium on Advanced Research in Asynchronous Circuits and Systems, pp. 44-53, 1994.
• V. I. Varshavsky, "Logic design and quantum challenge, " IEEE Int. Workshop on Physics and Computer Modeling of Devices Based on Low-Dimensional Structures, 1995, pp. 134—146. Translated to Russian as "Логическое проектирование и квантовый вызов, " Информационно-управляющие системы, № 4, 2005, стр. 22-32.
• S. Moore, P. Robinson, and S. Wilcox, "Rotary pipeline processors, " IEE Proceedings, Computers and Digital Techniques, vol. 143, no. 5, pp. 259—265, 1996.
• W. H. F. J. Korver, I. M. Nedelchev, "Asynchronous implementation of the SCPP-A counterflow pipeline processor, " IEE Proceedings on Computers and Digital Techniques, vol. 143, no. 5, pp. 287—294, 1996.
• F. Burns, D. Shang, A. Koelmans, A. Yakovlev, "An asynchronous synthesis toolset using Verilog, " IEEE Design, Automation and Test in Europe Conference (DATE) 2004, vol. 1, pp. 724—725.
• D. H. Linder and J. C. Harden, "Phased logic: supporting the synchronous design paradigm with delay-insensitive circuitry, " IEEE Transactions on Computers, vol. 45, no. 9, pp. 1031—1044, 1996.
• J. O’Leary, G. Brown, "Synchronous emulation of asynchronous circuits, " IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, vol. 16, no. 2, pp. 205—209, 1997.
• M. H. Sawasaki, C. Ykman-Couvreur and B. Lin, "Externally hazard-free implementations of asynchronous control circuits, " IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, vol. 16, no. 8, pp. 835—848, 1997.
• J. Cortadella, M. Kishinevsky, Tutorial: Synthesis of control circuits from STG specifications. Summer school. Lyngby 1997
• N. A. Starodoubtsev, Asynchronous negative logic synthesis from STG-like specifications. ACiD-WG workshop. St. Petersburg, 1998.
• C. Piguet, J. Zahnd, "STG-based synthesis of speed-independent CMOS cells, " Workshop on Exploitation of STG-based Design Technology, 1998, pp. 1-23.
• L. A. Plana and S. H. Unger, "Pulse-mode macromodular systems, " IEEE Int. Conference on Computer Design (ICCD) 1998, pp. 348—353.
• A. Kondratyev, M. Kishinevsky and A. Yakovlev, "Hazard-free implementation of speed-independent circuits, " IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, vol. 17, no. 9, pp. 749—771, 1998.
• A. Kondratyev, J. Cortadella, M. Kishinevsky, L. Lavagno and A. Yakovlev, "Logic decomposition of speed-independent circuits, " Proceedings of the IEEE, vol. 87, no. 2, pp. 347—362, 1999.
• M. J. Liebelt and C.-C. Lim, "A method for determining whether asynchronous circuits are self-checking, " IEEE Int. Asian Test Symposium (ATS) 2000, pp. 472—477.
• I. Blunno, and L. Lavagno, «Deriving signal transition graphs from behavioral Verilog HDL,» Hardware Design and Petri Nets, Springer, 2000, pp. 151—170.
• J. Carmona, J. Cortadella, E. Pastor, "A structural encoding technique for the synthesis of asynchronous circuits, " IEEE Int. Conference on Application of Concurrency to System Design, 2001, pp. 157—166.
• M. Neidengard, B. A. Minch, "Hysteretic threshold logic and quasi-delay insensitive asynchronous design, " IEEE Transactions on Circuits and Systems I: Fundamental Theory and Applications, vol. 49, no. 10, pp. 1423—1428, 2002.
• A. Yakovlev, Advanced Course: Hardware and Petri nets. Eichstätt, 2003.
• A. V. Yakovlev, Clockless computing or learning how to play «soft time» in «hard space» Известия СПбГЭТУ «ЛЭТИ». Сер. «Информатика, управление и компьютерные технологии», Вып. 1, стр. 55-64, 2003.
• A. Yakovlev , A. Bystrov , D. Sokolov , V. Varshavsky and V. Marakhovsky, "Phase-difference based logic: Principle and applications, " ACiD-WG 2004
• D. Shang, F. Burns, A. Koelmans, A. Yakovlev and F. Xia, "Asynchronous system synthesis based on direct mapping using VHDL and Petri nets, " IEE Proceedings on Computers and Digital Techniques, vol. 151, no. 3, pp. 209—220, May 2004.
• D. A. Edwards, W. B. Toms, "The status of asynchronous design in industry, " Report IST-1999-29119 on Information Society Technologies (IST) Programme, 2004
• R. R. Redziejowski, "Asynchronous circuits, communicating processes, and Muller automaton, " Fundamenta Informaticae, vol. 61, no. 1, pp. 47-59, 2004.
• L. Necchi, L. Lavagno, D. Pandini and L. Vanzago, "An ultra-low energy asynchronous processor for wireless sensor networks, " IEEE Int. Symposium on Asynchronous Circuits and Systems 2006, pp. 1-8.
• H. Lampinen, P. Perala, O. Vainio, "Design of a scalable asynchronous dataflow processor, " IEEE Design and Diagnostics of Electronic Circuits and systems (DATE) 2006, pp. 85-86.
• C. Jeong and S. M. Nowick, "Technology mapping and cell merger for asynchronous threshold networks, " IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, vol. 27, no. 4, pp. 659—672, 2008.
• A. J. Martin, P. Prakash, "Asynchronous nano-electronics: Preliminary investigation, " IEEE Int. Symposium on Asynchronous Circuits and Systems (ASYNC) 2008, pp. 58-68.
• J. Carmona, J. Cortadella, M. Kishinevsky, A. Taubin, "Elastic circuits, " IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, vol. 28, no. 10, pp. 1437—1455, 2009.
• A. Peeters, F. te Beest, M. de Wit, W. Mallon, "Click elements: An implementation style for data-driven compilation, " IEEE Int. Symposium on Asynchronous Circuits and Systems (ASYNC) 2010, pp. 3-14.
• S. Chaudhuri, W. Zhao, J.-O. Klein, C. Chappert, P. Mazoyer, "High density asynchronous LUT based on non-volatile MRAM technology, " IEEE Int. Conference on Field Programmable Logic and Applications (FPL) 2010, pp. 374—379.
• R. Ginosar, "Metastability and synchronizers: A tutorial, " IEEE Design & Test of Computers, vol. 28, no. 5, pp. 23-35, 2011.
• M. Y. Agyekum, S. M. Nowick, "Error-correcting unordered codes and hardware support for robust asynchronous global communication, " IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, vol. 31, no. 1, pp. 75-88, 2012.
• F.-C. Cheng, C. Chen, «Can QDI combinational circuits be implemented without C-elements?» IEEE Int. Symposium on Asynchronous Circuits and Systems (ASYNC) 2013, pp. 134—141.
• А. В. Сурков, "Использование Synopsys Design Compiler для синтеза самосинхронных схем, " Программные продукты и системы, vol. 4, no. 108, pp. 24-30, 2014.
• D. Lloyd and R. Illman, "Scan insertion and ATPG for C-gate based asynchronous designs, " Synopsys User Group (SNUG), 2014.
• J. Cortadella, M. Galceran-Oms, M. Kishinevsky and S. S. Sapatnekar, "RTL synthesis: From logic synthesis to automatic pipelining, " Proceedings of the IEEE, vol. 103, no. 11, pp. 2061—2075, 2015.
• J. Beaumont, "A survey of theory and practice in compositional design of asynchronous circuits, " Memo-2015-011, Newcastle University, 2015.
• Z. Tabassam, S. R. Naqvi, T. Akram, M. Alhussein, K. Aurangzeb and S. A. Haider, "Towards designing asynchronous microprocessors: From specification to tape-out, " IEEE Access, no. 5, vol. 7, pp. 33978-4003, 2019.
• A. de Gennaro, D. Sokolov, A. Mokhov, "Design and implementation of reconfigurable asynchronous pipelines, " IEEE Transactions on VLSI Systems, Vol. 28, no, 6, pp. 1527-39, 2020.

Патенты

• D. E. Muller, "Asynchronous encoder, " Patent US3017626, Jan. 16, 1962.
• S. R. Webb, "N pulse counter using at most 3n NOR elements for odd n and 3n/2 elements for even n, " Patent US3110821, Nov. 12, 1963.
• Б. Г. Сергеев, "Параллельный двоичный счетчик, " Авторское свидетельство SU217702, 07.05.1968.
• M. J. de Blauw, "Non-synchronous design for digital device control, " Patent US3460098, Aug. 5, 1969.
• С. С. Забара, Э. И. Комухаев, Г. И. Корниенко, "Кольцевой счетчик импульсов, " Авторское свидетельство SU249101, 18.08.1969.
• A. K. Rapp, "Bistable circuits, " Patent US3493785, Feb. 3, 1970.
• В. П. Морин и Е. Е. Попов, "Асинхронный регистр сдвига, " Авторское свидетельство SU374663, 20.03.1973.
• В. А. Грехнев и Б. Л. Останков, "Распределитель импульсов, " Авторское свидетельство SU416868, 25.02.1974.
• J. W. Foltz, "Binary universal flip-flop employing complementary insulated gate field effect transistors, " Patent US3835337, Sep. 10, 1974.
• А. Н. Фойда и Г. К. Шуляка, "Однотактный распределитель импульсов на кольцевом сдвигающем счетчике, " Авторское свидетельство SU451201, 25.11.1974.
• В. И. Варшавский, В. Б. Мараховский, И. А. Насибуллин и др., "Резервированный триггер, " Авторское свидетельство SU470914, 15.05.1975.
• T. Nanya, "Asynchronous spatial shift register circuit, " Patent US3893086, July 1, 1975.
• В. И. Горячев и Б. М. Мансуров, "Многостабильная пересчетная схема, " Авторское свидетельство SU507945, 25.03.1976.
• B. J. Clark and C. L Seitz, "Asynchronous self timed queue, " Patent US4058773, Nov. 15, 1977.
• Е. С. Павлов, "Трехстабильный счетный триггер, " Авторское свидетельство SU585591, 25.12.1977.
• S. S. Patil, "Asynchronous logic array, " Patent US4068214, Jan. 10, 1978.
• В. И. Варшавский, В. Б. Мараховский, В. А. Песчанский и др., "Устройство для контроля переходных процессов в логических блоках, " Авторское свидетельство SU658561, 25.04.1979.
• C. Faustini, "Asynchronous circuit and system, " Patent US4167789, Sep. 11, 1979.
• В. И. Варшавский, В. Б. Мараховский, В. А. Песчанский и др., "Однотактный регистр сдвига, " Авторское свидетельство SU723683, 25.03.1980.
• В. А. Баранов, В. С. Баркан, Н. И. Бекасова и В. М. Степанцев, "Делитель частоты следования импульсов на три, " Авторское свидетельство SU849495, 23.07.1981.
• В. И. Горячев, "Многостабильный триггер, " Авторское свидетельство SU851786, 30.07.1981.
• Б. С. Цирлин, "Асинхронный распределитель, " Авторское свидетельство SU997261, 15.02.1983.
• Б. С. Цирлин, "Асинхронный распределитель, " Авторское свидетельство SU1018245 , 15.05.1983.
• В. И. Варшавский и Б. С. Цирлин, "Двухфазный шестистабильный триггер, " Авторское свидетельство SU1072099, 07.02.1984.
• В. И. Варшавский, М. А. Кишиневский, Ю. В. Мамруков, В. Б. Мараховский и др., "Асинхронный регистр сдвига, " Авторское свидетельство SU1076951, 28.02.1984.
• Б. С. Цирлин, "Комбинационный сумматор, " Авторское свидетельство SU1078426, 07.03.1984.
• Б. С. Цирлин, "Асинхронный регистр сдвига, " Авторское свидетельство SU1117712, 07.10.1984.
• Б. С. Цирлин, "Асинхронный регистр сдвига, " Авторское свидетельство SU1119082, 15.10.1984.
• В. И. Варшавский, М. А. Кишиневский, Ю. В. Мамруков, В. Б. Мараховский и др., "Асинхронный регистр сдвига, " Авторское свидетельство SU1136216, 23.01.1985.
• С. С. Булгаков, В. И. Варшавский, В. И. Лазуткин, В. Б. Мараховский и др., "Асинхронный регистр сдвига, " Авторское свидетельство SU1138834, 07.02.1985.
• В. Ф. Мочалов, В. Н. Николаев и Е. К. Семенов, "Счетчик с последовательным переносом, " Авторское свидетельство SU1210220, 07.02.1986.
• Г. С. Брайловский, "Апериодический индикатор, " Авторское свидетельство SU1221719, 30.03.1986.
• В. И. Варшавский, О. В. Маевский, В. Б. Мараховский и др., "Триггерное устройство, " Авторское свидетельство SU1228221, 30.04.1986.
• Б. С. Цирлин, "Асинхронный распределитель, " Авторское свидетельство SU1249714, 07.08.1986.
• В. А. Тетерин, Л. Ф. Викентьев, И. О. Синегубов и А. И. Дерябин, "IK-триггер, " Авторское свидетельство SU1256154, 07.09.1986.
• И. М. Лазер и Г. С. Брайловский, "Счетчик с последовательным переносом, " Авторское свидетельство SU1269257, 07.11.1986.
• Б. С. Цирлин и Г. С. Брайловский, "Апериодическое импульсное устройство (его варианты), " Авторское свидетельство SU1269239, 07.11.1986.
• В. И. Варшавский, В. Б. Мараховский, Л. Я. Розенблюм и Б. С. Цирлин, "Устройство для умножения, " Авторское свидетельство SU1335983, 07.09.1987.
• F. C. Furtek, "Programmable, asynchronous logic cell and array, " Patent US4700187, Oct. 13, 1987.
• В. И. Варшавский, Н. М. Кравченко, В. Б. Мараховский и др., "Комбинированный счетчик, " Авторское свидетельство SU1383490, 23.03.1988.
• Л. Я. Розенблюм, О. А. Федорова, А. В. Яковлев и И. В. Яценко, "Устройство для синхронизации модулей вычислительной системы, " Авторское свидетельство SU1442985, 07.12.1988.
• В. И. Варшавский, А. Ю. Кондратьев, Н. М. Кравченко и Б. С. Цирлин, "Асинхронный последовательный регистр, " Авторское свидетельство SU1410103, 15.07.1988.
• В. И. Варшавский, А. Ю. Кондратьев, Н. М. Кравченко и Б. С. Цирлин, "Асинхронный регистр сдвига на МДП-транзисторах, " Авторское свидетельство SU1411829, 23.07.1988.
• В. И. Варшавский, А. Ю. Кондратьев, Н. М. Кравченко и Б. С. Цирлин, "Асинхронный распределитель, " Авторское свидетельство SU1458968, 15.02.1989.
• В. И. Варшавский, А. Ю. Кондратьев, Н. М. Кравченко и Б. С. Цирлин, "Асинхронный распределитель, " Авторское свидетельство SU1465997, 15.03.1989.
• Л. Ф. Викентьев, И. О. Синегубов, О. Л. Лепихина и Т. Д. Коган, "Апериодический RS-триггер, " Авторское свидетельство SU1480098, 15.05.1989.
• В. И. Варшавский, В. Б. Мараховский, Л. Я. Розенблюм и В. И. Тимохин, "Триггерное устройство, " Авторское свидетельство SU1483614, 30.05.1989.
• В. И. Варшавский, В. Б. Мараховский, Н. М. Кравченко и Ю. С. Татаринов, "Счетчик в коде Грея, " Авторское свидетельство SU1492474, 07.07.1989.
• В. И. Варшавский, А. Ю. Кондратьев, Н. М. Кравченко и Б. С. Цирлин, "Асинхронный последовательный регистр на КМДП-транзисторах, " Авторское свидетельство SU1494041, 15.07.1989.
• В. И. Варшавский, Н. М. Кравченко, В. Б. Мараховский и Б. С. Цирлин, "I-К-триггер, " Авторское свидетельство SU1504793, 30.08.1989.
• В. И. Варшавский, А. Ю. Кондратьев, Н. М. Кравченко и Б. С. Цирлин, "Пересчетная схема, " Авторское свидетельство SU1525909, 30.11.1989.
• В. И. Варшавский, Н. М. Кравченко, В. Б. Мараховский и В. М. Яккер, "Счетчик, " Авторское свидетельство SU1529448, 15.12.1989.
• В. И. Варшавский, Н. М. Кравченко, В. Б. Мараховский и Б. С. Цирлин, "Параллельный асинхронный регистр, " Авторское свидетельство SU1531172, 23.12.1989.
• A. Beltramini, "Differentiating logical circuit for asynchronous systems, " Patent US4943744, Jul. 24, 1990.
• С. Г. Арутюнян, "Асинхронный распределитель, " Авторское свидетельство SU1598141, 07.10.1990.
• В. И. Варшавский, В. И. Красюк, Н. М. Кравченко и В. Б. Мараховский, "Двоичный последовательный сумматор, " Авторское свидетельство SU1603377, 30.10.1990.
• В. И. Варшавский, В. И. Красюк, Н. М. Кравченко и В. Б. Мараховский, "Последовательный одноразрядный сумматор, " Авторское свидетельство SU1615703, 23.12.1990.
• В. И. Горячев, "Триггер IK-типа, " Авторское свидетельство SU1621143, 15.01.1991.
• В. И. Варшавский, А. Ю. Кондратьев и В. А. Романовский и Б. С. Цирлин, "Асинхронный распределитель, " Авторское свидетельство SU1622935, 23.01.1991.
• В. И. Варшавский, А. Ю. Кондратьев, Н. М. Кравченко и В. Б. Мараховский, "Устройство для сравнения двух n-разрядных двоичных чисел, " Авторское свидетельство SU1640684, 07.04.1991.
• Н. А. Голдин, А. Ю. Кондратьев, В. А. Романовский и Б. С. Цирлин, "Парафазный одноразрядный комбинационный сумматор, " Авторское свидетельство SU1665372, 23.07.1991.
• Б. С. Цирлин, В. И. Варшавский, А. Ю. Кондратьев и В. А. Романовский, "Параллельный асинхронный регистр на КМДП-транзисторах, " Авторское свидетельство SU1665405, 23.07.1991.
• В. И. Варшавский, А. Ю. Кондратьев, В. А. Романовский и Б. С. Цирлин, "Асинхронный распределитель, " Авторское свидетельство SU1677858, 15.09.1991.
• L. Hluchý, B. Cirlin, B. Gaži, T. Pažurová and K. Košuk, "Zapojenie na prevod paralelného formátu znaku na sériovú postupnosť bitov, " Patent CS275655, 18.03.1992.
• L. Hluchý, B. Cirlin, B. Gaži, T. Pažurová and K. Košuk, "Zapojenie na prevod sériovej postupnosti na paralelný formát znaku, " Patent CS275656, 18.03.1992.
• T. E. Williams, "Zero overhead self-timed iterative logic, " Patent US5121003, Jun. 9, 1992.
• В. И. Варшавский, В. И. Красюк, Н. М. Кравченко и В. Б. Мараховский, "Реверсивный регистр сдвига, " Авторское свидетельство SU1817135, 23.05.1993.
• I. E. Sutherland, "Symmetric selector circuit for event logic, " Patent US5742182, Apr. 21, 1998.
• M. H. Sawasaki, C. Ykman-Couvreur, B. Lin, H. De Man, "System and method for generating a hazard-free asynchronous circuit, " Patent US5748487, May 5, 1998
• T. Nanya, "Asynchronous digital system, asynchronous data path circuit, asynchronous digital signal processing circuit and asynchronous digital signal processing method, Patent US6038259, Mar. 14, 2000
• Ю. А. Степченков, Ю. Г. Дьяченко, Ю. В. Рождественский и А. В. Рождественскене, "Разряд самосинхронного регистра сдвига, " Патент RU2319232, 10.03.2008.
• C. Jeong and S. M. Nowick, "Methods, media, and means for forming asynchronous logic networks, " Patent US7729893, Jun. 1, 2010.
• C. P. Sotiriou, A. Kondratyev, J. Cortadella and L. Lavagno, "Asynchronous, multi-rail, asymmetric-phase, static digital logic with completion detection and method for designing the same, " Patent US7870516, Jan. 11, 2011.
• В. Б. Мараховский, А. В. Сурков и С. Г. Бобков, "Модуль синхростратума для волновой обработки данных, " Патент RU2592462, 20.07.2016.
• В. Б. Мараховский, А. В. Сурков и С. Г. Бобков, "Модуль синхростратума, координирующий параллельную работу управляемого блока в глобально асинхронной системе, " Патент RU2592466, 20.07.2016.
• V. Khomenko, D. Sokolov, A. Yakovlev, "Tools and methods for selection of relative timing constraints in asynchronous circuits, and asynchronous circuits made thereby, " Patent US10839126, Nov. 17, 2020.

САПР асинхронных схем

• Workcraft САПР, основанный на сетях Петри
• Перечень когда-либо созданных САПР