Xeon Phi (Xeon Phi)

Перейти к навигации Перейти к поиску
Xeon Phi
Центральный процессор
Производство с 2010 по 2020[1]
Разработчик Intel
Производитель
Частота ЦП 1.053—1.7 ГГц
Технология производства 22—14 нм
Наборы инструкций x86-64
Число ядер 57-61 (серия х100),
64-72 (серия x200)
L1-кэш 32 КБ на ядро
L2-кэш 512 КБ на ядро
Разъём
Ядра

Xeon Phi — семейство x86 процессоров североамериканской корпорации Intel с большим количеством процессорных ядер. Данные процессоры предназначены для использования в суперкомпьютерах, серверах и высокопроизводительных рабочих станциях[2]. Архитектура процессоров позволяет использовать стандартные языки программирования и технологии OpenMP.[3][4]

Изначально разработаны на основе экспериментальных видеоускорителей Intel для вычислений (GPGPU) (проекты Larrabee 2006 и Intel MIC 2010 года)[5]. В отличие от других GPGPU (в частности Nvidia Tesla), в процессорах Xeon Phi используется x86-совместимое ядро, не требующее переписывания программ на специальные языки (CUDA, OpenCL)[5].

Первоначально представлены в 2012 году в виде карт расширения PCIe (Knights Corner, 22 нм).
Продукты второго поколения Knights Landing (14 нм) анонсированы в 2013 году[6] и появились в 2016 году и представляют собой процессор для установки в серверный сокет LGA3647 (являются центральным процессором).

Суперкомпьютер Tianhe-2, использовавший ускорители Xeon Phi

В июне 2013 суперкомпьютер Tianhe-2 из NSCC-GZ (Китай) стал быстрейшим в мире[7]. Он использовал сопроцессоры Intel Xeon Phi и центральные процессоры Xeon (Ivy Bridge-EP) для достижения 33.86 петафлопсов.[8]

Продукты Xeon Phi ориентированы на рынок, в котором также используются сопроцессоры Nvidia Tesla и AMD Radeon Instinct.

История

[править | править код]

Предпосылки

[править | править код]
См. также: Larrabee, Teraflops Research Chip и Single-chip Cloud Computer

Микроархитектура Larrabee (разрабатывалась с 2006 года[9]) ввела применение очень широких векторных АЛУ (512-разрядные SIMD) в микропроцессоры с архитектурой x86. Также в ней применялась кольцевая шина для обеспечения когерентности кэшей и для связи с контроллером памяти. Каждое ядро Larrabee могло исполнять 4 потока. Также Larrabee имели некоторые блоки, специфичные для видеоускорителей (GPU), в частности, текстурный блок.[10] От планов производить GPU для рынка ПК, основанный на исследованиях проекта Larrabee, отказались в мае 2010.[11]

В другом исследовательском проекте Intel была реализована архитектура x86 на многоядерном процессоре — Single-chip Cloud Computer (прототипы представлены в 2009 году[12]), предназначенном для облачных вычислений. Одна микросхема имела 48 независимых ядер с индивидуальным управлением частотой и напряжением. Для связи ядер использовалась сеть с ячеистой структурой (mesh). В проекте не поддерживалась когерентность кэшей.[13]

Teraflops Research Chip (прототип представлен в 2007 году[14]) — экспериментальный 80-ядерный микропроцессор. Каждое ядро содержало 2 АЛУ для обработки вещественных данных. Размер машинной команды — 96 бит (VLIW). Проект смог достичь 1,01 тераFLOPS на частоте 3,16 ГГц и при потреблении 62 Вт электроэнергии.[15][16]

Knights Ferry

[править | править код]

Первое поколение процессоров на базе архитектуры Intel MIC под кодовым названием Knights Ferry.[17]

Прототип Intel MIC — плата расширения Knights Ferry, основанная на процессоре Aubrey Isle. Анонсирован 31 мая 2010 года. Заявлено, что продукт является продолжением работ по проектам Larrabee, Single-chip Cloud Computer и другим исследовательским проектам.[18]

Карта с интерфейсом PCIe имеет 32 ядра, in-order, с частотами до 1,2 ГГц, исполняющих 4 потока на каждом ядре. На карте установлено 2 ГБ памяти GDDR5,[19]. Микропроцессор имеет 8 МБ когерентного кэша L2 (256 кБ на ядро; L1 — 32 кБ на ядро).[20] Максимальная потребляемая мощность около 300 Вт,[19] использует 45 нм техпроцесс.[21] В чипе Aubrey Isle используется кольцевая шина шириной в 1024 разряда (по 512 бит в каждом направлении), соединяющая процессоры и оперативную память.[22] Одна плата имеет производительность более 750 ГигаFLOPS[21] (в прототипе реализована только работа с 32-разрядными плавающими[23], за такт каждое ядро выполняет до 16 операций[20]).

Прототипы использовались в CERN, Korea Institute of Science and Technology Information (KISTI) и Leibniz Supercomputing Centre. Среди производителей аппаратного обеспечения для прототипов были названы IBM, SGI, HP, Dell.[24]

Knights Corner

[править | править код]

Второе поколение процессоров на базе архитектуры Intel MIC под кодовым названием Knights Corner.[17]

Ожидается, что линия продуктов Knights Corner будет выполнена с использованием 22 нм техпроцесса, с применением трехзатворных транзисторов (Intel Tri-gate). Ожидается что микросхема будет содержать более 50 ядер, и что на её базе будут созданы коммерчески доступные продукты.[18][21]

В июне 2011 года SGI объявила о партнерстве с Intel в целях использования продуктов с архитектурой MIC в своих решениях для высокопроизводительных вычислений (HPC).[25] В сентябре 2011 года Texas Advanced Computing Center (TACC) объявил об использовании карт Knights Corner в проектируемом суперкомпьюетере «Stampede» с планируемой производительностью в 8 петаFLOPS.[26] Согласно публикации «Stampede: A Comprehensive Petascale Computing Environment» чипы MIC второго поколения (Knights Landing) будут добавлены в суперкомпьютер позже и увеличат пиковую производительность до 15 петаFLOPS.[27]

15 ноября 2011 года Intel продемонстрировала ранние инженерные образцы процессора Knights Corner.[28][29]

5 июня 2012 года Intel опубликовала исходный код ПО MPSS (Linux, GCC, GDB) и документацию на Knights Corner.[30]

В июне 2012 года Cray анонсировал, что будет использовать 22-нм 'Knight’s Corner' (под брендом 'Xeon Phi') в качестве сопроцессоров в высокопроизводительных системах 'Cascade'.[31][32]

На конференции ISC в июне 2012 микропроцессор Knight Corner был переименован в Xeon Phi[33][34].

Knights Landing

[править | править код]

Третье поколение процессоров на базе архитектуры Intel MIC под кодовым названием Knights Landing[17][27].

Эти процессоры изготавливаются с использованием 14-нм техпроцесса компании Intel, с применением технологии трехзатворных транзисторов («3-D tri-gate») второго поколения. Продукты этого поколения могут использоваться как в качестве сопроцессора на базе PCIe карт расширения, так и в качестве центрального процессора (CPU), которые устанавливаются непосредственно в сокет материнских плат. В виде центрального процессора сочетают в себе всю функциональность классического основного процессора и одновременно функциональность специализированных сопроцессоров. Это избавит от сложностей программирования передачи данных по PCIe, а также значительно увеличит вычислительную плотность и производительность на ватт в данном классе процессоров. Во всех типах процессоров этого поколения значительно увеличится пропускная способность памяти путём внедрения комплексной многоуровневой интегрированной памяти. Это устранит «узкие места» предыдущего поколения, увеличит производительность для высокопроизводительных вычислений, и позволит в полной мере использовать имеющиеся вычислительные мощности[35].

В 2013 году были представлены некоторые подробности про 72-ядерную систему Knights Landing с ядрами на базе модифицированной микроархитектуры Atom с добавлением AVX-512[36].

В ноябре 2015 года компания Intel продемонстрировала кремниевую пластину и первые образцы чипов Knights Landing. Также стали известны основные подробности об архитектуре и характеристиках чипов, в частности, что в Knights Landing реализован интерфейс высокопроизводительной сети Intel Omni-Path первого поколения[37][38][39].

Knights Hill

[править | править код]

Четвёртое поколение процессоров на базе архитектуры Intel MIC под кодовым названием Knights Hill[17].

Будет базироваться на 10-нанометровом техпроцессе и использовать второе поколение межпроцессорного интерфейса Omni-Path[37].

Knights Mill

[править | править код]

Knights Mill, следующее поколение Xeon Phi, оптимизирован для ускорения задач глубокого обучения,[40] первоначально выпущен в декабре 2017 года.[41] Почти идентичен по техническим характеристикам Knights Landing, включает в себя оптимизацию для лучшего использования инструкций AVX-512 и обеспечивает 4 потока на ядро.

Xeon Phi

[править | править код]

18 июня 2012 года Intel заявила что будет использовать бренд «Xeon Phi» для всей линейки продуктов, созданных на базе Intel MIC.[42][43][44][45][46]

В сентябре 2012 было объявлено о создании суперкомпьютера Stampede с использованием более 6400 процессоров Xeon Phi в Texas Advanced Computing Center.[47] Планируется, что Stampede будет иметь производительность около 10 петафлопс.[47][48]

В ноябре 2012 года Intel анонсировала два семейства сопроцессоров Xeon Phi: Xeon Phi 3100 и Xeon Phi 5110P.[49][50][51] Процессоры Xeon Phi 3100 имеют производительность более 1 терафлопса (при работе с числами двойной точности), пропускную способность памяти в 240 ГБ/с и тепловыделение не выше 300 Вт.[49][50][51] Семейство Xeon Phi 5110P сможет исполнять до 1,01 терафлопс (двойной точности), работать с памятью со скоростью в 320 ГБ/с и выделять не более 225 Вт.[49][50][51] Производиться Xeon Phi будет по технологии 22 нм.[49][50][51] Цена Xeon Phi 3100 составит менее 2000 долларов США, а Xeon Phi 5110P будет стоить 2649 долларов.[49][50][51][52]

Характеристики

[править | править код]

В основе архитектуры Intel MIC лежит классическая архитектура x86,[21] на ускорителе исполняется ОС Linux[53]. Для программирования MIC предполагается использовать OpenMP, OpenCL,[54] Intel Cilk Plus, специализированные компиляторы Intel Fortran, Intel C++. Также предоставляются математические библиотеки.[55]

От Larrabee унаследованы набор команд x86, 512-битные векторные АЛУ (до 16 операций над float или до 8 операций над double в инструкции), когерентный L2 кэш размером 512 КБ на ядро[56], и сверхширокая кольцевая шина для связи ядер и контроллера памяти.

Описание набора команд Intel MIC опубликовано на официальном сайте[57].

Продажи начались в январе 2013 года.[58]

См. также

[править | править код]

Примечания

[править | править код]
  1. ↑ Ian Cutress & Anton Shilov. The Larrabee Chapter Closes: Intel's Final Xeon Phi Processors Now in EOL (7 мая 2019). Дата обращения: 12 марта 2020. Архивировано 26 октября 2021 года.
  2. ↑ Анонсирован выпуск сопроцессоров Intel Xeon Phi Архивировано 19 октября 2017 года..
  3. ↑ robert-reed. Best Known Methods for Using OpenMP on Intel Many Integrated Core (Intel MIC) Architecture. software.intel.com (4 февраля 2013). Дата обращения: 5 мая 2020. Архивировано 24 июня 2018 года.
  4. ↑ Jeffers, James; Reinders, James. Intel Xeon Phi Coprocessor High Performance Programming (англ.). — Morgan Kaufmann, 2013. — ISBN 978-0124104143.
  5. ↑ 1 2 Mittal, Sparsh; Anand, Osho; Kumarr, Visnu P A Survey on Evaluating and Optimizing Performance of Intel Xeon Phi (май 2019). Дата обращения: 7 октября 2019. Архивировано 16 марта 2022 года.
  6. ↑ Sodani, Avinash et al. Knights Landing: Second-Generation Intel Xeon Phi Product (англ.) // IEEE Micro[англ.] : journal. — 2016. — Vol. 36, no. 2. — P. 34—46. — doi:10.1109/MM.2016.25.
  7. ↑ TOP500 - June 2013. TOP500. Дата обращения: 18 июня 2013. Архивировано 21 июня 2013 года.
  8. ↑ Intel Powers the World's Fastest Supercomputer, Reveals New and Future High Performance Computing Technologies. Дата обращения: 21 июня 2013. Архивировано 22 июня 2013 года.
  9. ↑ Charlie Demerjian (2006-07-03), "New from Intel: It's Mini-Cores!", www.theinquirer.net, The Inquirer, Архивировано из оригинала 29 августа 2009, Дата обращения: 22 июня 2012 Источник. Дата обращения: 22 июня 2012. Архивировано из оригинала 27 апреля 2012 года.
  10. ↑ Источники:
  11. ↑ Ryan Smith (2010-05-25), "Intel Kills Larrabee GPU, Will Not Bring a Discrete Graphics Product to Market\", www.anandtech.com, AnandTech, Архивировано 20 июня 2012, Дата обращения: 22 июня 2012 Источник. Дата обращения: 22 июня 2012. Архивировано 20 июня 2012 года.
  12. ↑ Tony Bradley (2009-12-03), "Intel 48-Core "Single-Chip Cloud Computer" Improves Power Efficiency", www.pcworld.com, PCWorld, Архивировано из оригинала 27 апреля 2012, Дата обращения: 22 июня 2012 Источник. Дата обращения: 22 июня 2012. Архивировано из оригинала 27 апреля 2012 года.
  13. ↑ "Intel Research : Single-Chip Cloud Computer", techresearch.intel.com, Intel, Архивировано 20 апреля 2012, Дата обращения: 22 июня 2012 Источник. Дата обращения: 22 июня 2012. Архивировано 20 апреля 2012 года.
  14. ↑ Ben Ames (2007-02-11), "Intel Tests Chip Design With 80-Core Processor", www.pcworld.com, IDG News, Архивировано из оригинала 17 января 2012, Дата обращения: 22 июня 2012 Источник. Дата обращения: 22 июня 2012. Архивировано из оригинала 17 января 2012 года.
  15. ↑ "Intel's Teraflops Research Chip" (PDF), download.intel.com, Intel, Архивировано (PDF) 9 октября 2012, Дата обращения: 22 июня 2012 Источник. Дата обращения: 22 июня 2012. Архивировано 9 октября 2012 года.
  16. ↑ Anton Shilov (2007-02-12), "Intel Details 80-Core Teraflops Research Chip", www.xbitlabs.com, Xbit laboratories, Архивировано 5 февраля 2015, Дата обращения: 22 июня 2012 Источник. Дата обращения: 22 июня 2012. Архивировано из оригинала 5 февраля 2015 года.
  17. ↑ 1 2 3 4 Charlie Demerjian. What comes after Knights Landing? From Larrabee to Sky Lake, just like we said. SemiAccurate (12 июня 2012). Архивировано 27 июня 2013 года.
  18. ↑ 1 2 Источники:
  19. ↑ 1 2 Mike Giles (2010-06-24), "Runners and riders in GPU steeplechase" (PDF), people.maths.ox.ac.uk, pp. 8—10, Архивировано (PDF) 29 марта 2012, Дата обращения: 22 июня 2012 Источник. Дата обращения: 22 июня 2012. Архивировано 29 марта 2012 года.
  20. ↑ 1 2 "Fast Sort on CPUs, GPUs and Intel MIC Architectures" (PDF), techresearch.intel.com, Intel, Архивировано (PDF) 27 марта 2012, Дата обращения: 22 июня 2012, Section 2.2 Radix sort on MIC Architecture: …The MIC architecture is an x86-based many-core processor architecture based on small in-order cores that uniquely combines full programmability of today's general-purpose CPU architectures with compute-throughput and memory bandwidth capabilities of modern GPU architectures. Each core is a general-purpose processor, which has a scalar unit based on the Pentium processor design, as well as a vector unit that supports 16 32-bit float or integer operations per clock. The MIC architecture has two levels of cache: low latency L1 cache and larger globally coherent L2 cache that is partitioned among the cores. Knights Ferry (KNF) (an implementation of the MIC architecture), has a 32 kB L1 cache and 256 kB partitioned L2 cache. To further hide latency, each core is augmented with 4-way multithreading. Источник. Дата обращения: 22 июня 2012. Архивировано 27 марта 2012 года.
  21. ↑ 1 2 3 4 Gareth Halfacree (2011-06-20), "Intel pushes for HPC space with Knights Corner", www.thinq.co.uk, Net Communities Limited, UK, Архивировано 5 октября 2011, Дата обращения: 22 июня 2012 Источник. Дата обращения: 22 июня 2012. Архивировано 5 октября 2011 года.
  22. ↑ "Intel Many Integrated Core Arhcitecture" (PDF), www.many-core.group.cam.ac.uk, Intel, December 2010, Архивировано (PDF) 2 апреля 2012, Дата обращения: 22 июня 2012 Источник. Дата обращения: 22 июня 2012. Архивировано из оригинала 2 апреля 2012 года.
  23. ↑ Rick Merritt (2011-06-20), "OEMs show systems with Intel MIC chips", www.eetimes.com, EE Times, Архивировано 5 октября 2012, Дата обращения: 22 июня 2012 Источник. Дата обращения: 22 июня 2012. Архивировано 5 октября 2012 года.
  24. ↑ Tom R. Halfhill (2011-07-18), "Intel Shows MIC Progress", www.linleygroup.com, The Linley Group, Архивировано 2 апреля 2012, Дата обращения: 22 июня 2012 Источник. Дата обращения: 22 июня 2012. Архивировано 2 апреля 2012 года.
  25. ↑ Andrea Petrou (20 Jun 2011), "SGI wants Intel for super supercomputer", news.techeye.net, Архивировано 16 сентября 2011, Дата обращения: 22 июня 2012 Источник. Дата обращения: 22 июня 2012. Архивировано 16 сентября 2011 года.
  26. ↑ ""Stampede's" Comprehensive Capabilities to Bolster U.S. Open Science Computational Resources", www.tacc.utexas.edu, Texas Advanced Computing Center, 2011-09-22, Архивировано из оригинала 5 августа 2012, Дата обращения: 22 июня 2012 Источник. Дата обращения: 22 июня 2012. Архивировано 5 августа 2012 года.
  27. ↑ 1 2 Stampede: A Comprehensive Petascale Computing Environment. IEEE Cluster 2011 Special Topic. Дата обращения: 16 ноября 2011. Архивировано 26 сентября 2012 года.
  28. ↑ Marcus Yam (16 2011), "Intel's Knights Corner: 50+ Core 22nm Co-processor", www.tomshardware.com, Tom's Hardware, Дата обращения: 16 ноября 2011 {{citation}}: Проверьте значение даты: |date= (справка)
  29. ↑ Sylvie Barak (16 Nov 2011), "Intel unveils 1 TFLOP/s Knights Corner", www.eetimes.com, EE Times, Архивировано 25 октября 2012, Дата обращения: 16 ноября 2011 Источник. Дата обращения: 22 июня 2012. Архивировано 25 октября 2012 года.
  30. ↑ James Reinders (2012-06-05), Knights Corner: Open source software stack, Intel, Архивировано 10 июня 2012, Дата обращения: 22 июня 2012 Источник. Дата обращения: 22 июня 2012. Архивировано 10 июня 2012 года.
  31. ↑ Merritt, Rick (8 Jun 2012), "Cray will use Intel MIC, branded Xeon Phi", www.eetimes.com, Архивировано 22 июня 2012, Дата обращения: 22 июня 2012 Источник. Дата обращения: 22 июня 2012. Архивировано 22 июня 2012 года.
  32. ↑ Latif, Lawrence (19 Jun 2012), "Cray to support Intel's Xeon Phi in Cascade clusters", www.theinquirer.net, Архивировано из оригинала 22 июня 2012, Дата обращения: 22 июня 2012 Источник. Дата обращения: 22 июня 2012. Архивировано из оригинала 22 июня 2012 года.
  33. ↑ Prickett Morgan, Timothy (18 Jun 2012), "Intel slaps Xeon Phi brand on MIC coprocessors", 222.theregister.co.uk, Архивировано 16 октября 2017, Дата обращения: 28 сентября 2017 Источник. Дата обращения: 28 сентября 2017. Архивировано 16 октября 2017 года.
  34. ↑ Intel Corporation (18 Jun 2012), "Latest Intel(R) Xeon(R) Processors E5 Product Family Achieves Fastest Adoption of New Technology on Top500 List", www.marketwatch.com, Архивировано из оригинала 20 июня 2012, Дата обращения: 22 июня 2012, Intel(R) Xeon(R) Phi(TM) is the new brand name for all future Intel(R) Many Integrated Core Architecture based products targeted at HPC, enterprise, datacenters and workstations. The first Intel(R) Xeon(R) Phi(TM) product family member is scheduled for volume production by the end of 2012 Источник. Дата обращения: 22 июня 2012. Архивировано из оригинала 20 июня 2012 года.
  35. ↑ IntelPR. Intel Powers the World's Fastest Supercomputer, Reveals New and Future High Performance Computing Technologies. Intel Newsroom (17 июня 2013). Дата обращения: 21 июня 2013. Архивировано 22 июня 2013 года.
  36. ↑ Intel unveils 72-core x86 Knights Landing CPU for exascale supercomputing | ExtremeTech. Дата обращения: 28 ноября 2013. Архивировано 28 ноября 2013 года.
  37. ↑ 1 2 Supercomputing Conference ’15: подробности об Intel Knight’s Landing. 3DNews (24 ноября 2015). Дата обращения: 24 ноября 2015. Архивировано 25 ноября 2015 года.
  38. ↑ Inside Future «Knights Landing» Xeon Phi Systems. Дата обращения: 3 декабря 2015. Архивировано 8 декабря 2015 года.
  39. ↑ Intel Stacks Knights Landing Chips Next To Xeons. Дата обращения: 3 декабря 2015. Архивировано 8 декабря 2015 года.
  40. ↑ Smith, Ryan (2016-08-17). "Intel Announces Knight's Mill: A Xeon Phi for Deep Learning". Anandtech. Архивировано 18 августа 2016. Дата обращения: 17 августа 2016.
  41. ↑ Cutress, Ian (2017-12-19). "Intel Lists Knights Mill Xeon Phi on ARK: Up to 72 cores at 320W with QFMA and VNNI". Anandtech. Архивировано 22 декабря 2017. Дата обращения: 19 декабря 2017.
  42. ↑ Radek (2012-06-18). "Chip Shot: Intel Names the Technology to Revolutionize the Future of HPC - Intel® Xeon® Phi™ Product Family". Intel. Архивировано 21 июня 2012. Дата обращения: 12 декабря 2012.
  43. ↑ Raj Hazra (2012-06-18). "Intel® Xeon® Phi™ coprocessors accelerate the pace of discovery and innovation". Intel. Архивировано 29 октября 2012. Дата обращения: 12 декабря 2012.
  44. ↑ Rick Merritt (2012-06-18). "Cray will use Intel MIC, branded Xeon Phi". EETimes. Архивировано 22 июня 2012. Дата обращения: 12 декабря 2012.
  45. ↑ Terrence O'Brien (2012-06-18). "Intel christens its 'Many Integrated Core' products Xeon Phi, eyes exascale milestone". Engadget. Архивировано 26 декабря 2012. Дата обращения: 12 декабря 2012.
  46. ↑ Jeffrey Burt (2012-06-18). "Intel Wraps Xeon Phi Branding Around MIC Coprocessors". EWeek. Дата обращения: 12 декабря 2012.{{cite news}}: Википедия:Обслуживание CS1 (url-status) (ссылка)
  47. ↑ 1 2 Johan De Gelas (2012-09-11). "Intel's Xeon Phi in 10 Petaflops supercomputer". AnandTech. Архивировано 25 ноября 2012. Дата обращения: 12 декабря 2012.
  48. ↑ New Book Offers Insight into Coding for Intel Xeon Phi Архивная копия от 15 апреля 2013 на Wayback Machine // InsideHPC, 29.03.2013: «…the Stampede supercomputer at the Texas Advanced Computing Center in Austin. Stampede is currently ranked number seven on TOP500, with over 6400 Intel Xeon Phi coprocessors.»
  49. ↑ 1 2 3 4 5 IntelPR (2012-11-12). "Intel Delivers New Architecture for Discovery with Intel® Xeon Phi™ Coprocessors". Intel. Архивировано 30 ноября 2012. Дата обращения: 12 декабря 2012.
  50. ↑ 1 2 3 4 5 Agam Shah (2012-11-12). "Intel ships 60-core Xeon Phi processor". Computerworld. Архивировано 12 марта 2013. Дата обращения: 12 декабря 2012.
  51. ↑ 1 2 3 4 5 Johan De Gelas (2012-11-14). "The Xeon Phi at work at TACC". AnandTech. Архивировано 12 декабря 2012. Дата обращения: 12 декабря 2012.
  52. ↑ "Intel Xeon Phi: карты Intel в суперкомпьютере TACC". THG. 2012-12-04. Архивировано 13 декабря 2013. Дата обращения: 13 декабря 2013.
  53. ↑ Nikhil Rao. Intel® MIC x100 Coprocessor Driver - on the Frontiers of Linux & HPC (англ.). LinuxCon 2013. Дата обращения: 25 декабря 2013. Архивировано из оригинала 29 декабря 2013 года.
  54. ↑ Rick Merritt (2011-06-20), "OEMs show systems with Intel MIC chips", www.eetimes.com, EE Times, Архивировано 5 октября 2012, Дата обращения: 22 июня 2012 Источник. Дата обращения: 22 июня 2012. Архивировано 5 октября 2012 года.
  55. ↑ "News Fact Sheet: Intel Many Integrated Core (Intel MIC) Architecture ISC'11 Demos and Performance Description" (PDF), newsroom.intel.com, Intel, 2011-06-20, Архивировано из оригинала (PDF) 24 марта 2012, Дата обращения: 22 июня 2012 Источник. Дата обращения: 22 июня 2012. Архивировано 24 марта 2012 года.
  56. ↑ Tesla vs. Xeon Phi vs. Radeon. A Compiler Writer’s Perspective Архивная копия от 26 декабря 2013 на Wayback Machine // The Portland Group (PGI), CUG 2013 Proceedings
  57. ↑ Описание набора команд Intel MIC. Дата обращения: 22 июня 2012. Архивировано 20 июня 2012 года.
  58. ↑ Сопроцессоры Intel Xeon Phi представлены официально Архивировано 19 апреля 2017 года. // IXBT
  59. ↑ Jon Stokes. Intel takes wraps off 50-core supercomputing processor plans. Ars Technica (20 июня 2011). Архивировано 26 сентября 2012 года.

Ссылки

[править | править код]
Источник — https://ru.wikipedia.org/w/index.php?title=Xeon_Phi&oldid=140381636