5 nm (5 nm)

Перейти к навигации Перейти к поиску
Основная статья: Технологический процесс в электронной промышленности

5 nm (рус. 5 нм)[прояснить] — маркетинговое название технологии для производства микросхем. В Международном плане по развитию полупроводниковой технологии 5-нм техпроцесс упомянут как технология MOSFET, следующая за 7-нанометровым процессом.

В 2020 году Samsung и TSMC начали массовое производство 5-нм чипов, производимых для компаний Apple, Marvell, Huawei и Qualcomm.[1][2]

Термин «5 нанометров» не имеет никакого отношения к какой-либо фактической физической характеристике (такой как длина затвора, шаг проводников или шаг затвора) транзисторов. Согласно прогнозам, содержащимся в обновлении Международной дорожной карты для устройств и систем на 2021 год, опубликованном Ассоциацией стандартов IEEE Industry Connection, ожидается, что узел длиной 5 нм будет иметь шаг контактного затвора 51 нанометр и максимально плотный шаг металла 30 нанометров.[3]. В коммерческой практике «5 нм» используется в основном как маркетинговый термин отдельными производителями микросхем для обозначения нового, улучшенного поколения кремниевых полупроводниковых чипов с точки зрения увеличения плотности транзисторов (то есть более высокой степени миниатюризации), увеличения скорости и снижения энергопотребления по сравнению с предыдущим 7-нм процессом.[4][5]

История

[править | править код]

Испытания

[править | править код]

В 2002 году исследовательская группа IBM, в которую вошли Брюс Дорис, Омер Докумачи, Мейкей Ионг и Анда Мокута, изготовила 6-нанометровый МОП-транзистор «кремний на изоляторе» (SOI).[6][7]

В 2003 году японская исследовательская группа NEC во главе с Хитоси Вакабаяси и Шигехару Ямагами изготовила первый 5-нм МОП-транзистор.[8][9]

В 2015 году IMEC и Cadence изготовили 5-нм тестовые чипы. В то время они не являлись полностью функциональными устройствами, а скорее предназначены для оценки структуры слоев межсоединений.[10][11]

В 2015 году Intel описала концепцию полевого транзистора с поперечными нанопроволоками (или gate-all-around) для 5-нм узла.[12]

В 2017 году IBM сообщила, что создала 5-нм кремниевые чипы[13] с использованием кремниевых нано-листов в конфигурации gate-all-around (GAAFET), отличающейся от обычного дизайна FinFET. Используемые GAAFET-транзисторы имели 3 нанолиста, уложенных друг на друга, полностью покрытых одним и тем же затвором, точно так же, как FinFET обычно имеют несколько физических рёбер рядом, которые электрически являются единым целым и полностью покрыты одним и тем же затвором. Размер чипа IBM составлял 50 мм2 и имел 600 миллионов транзисторов на мм2, в общей сложности 30 миллиардов транзисторов.[14][15]

Коммерческое применение

[править | править код]

В апреле 2019 года Samsung Electronics объявила, что с четвертого квартала 2018 года они предлагают своим клиентам инструменты с 5-нм технологическим процессом (5LPE).[16] В апреле 2019 года TSMC объявила, что их 5-нм технологический процесс (CLN5FF, N5) начал опытное производство, и что полные спецификации дизайна чипов теперь доступны для потенциальных клиентов.

Для своего 5-нм технологического процесса Samsung запустила процесс устранения дефектов путем автоматической проверки и исправления из-за возникновения стохастических (случайных) дефектов в металле и сквозных слоях.[17]

В октябре 2019 года TSMC, как сообщается, начала пробы с 5-нм процессорами A14 для Apple.[18]

В декабре 2019 года TSMC объявила о среднем выходе около 80 % при пиковом выходе на пластину более 90 % для своих 5-нм тестовых чипов с размером матрицы 17,92 мм2.[19] В середине 2020 года TSMC заявила, что ее 5-нм процесс (N5) обеспечивает в 1,8 раза большую плотность, чем 7-нм техпроцесс N7 с улучшением скорости на 15 % или снижением энергопотребления на 30 %.[20]

13 октября 2020 года Apple анонсировала новую линейку iPhone 12 с использованием A14. Наряду с линейкой Huawei Mate 40, использующей HiSilicon Kirin 9000, A14 и Kirin 9000 стали первыми устройствами, которые были коммерциализированы на 5-нм-технологии TSMC. Позже, 10 ноября 2020 года, Apple также представила три новые модели Mac, использующие Apple M1, еще один 5-нм чип. Согласно Semianalysis, процессор A14 имеет плотность транзисторов 134 миллиона транзисторов на 1 мм2.[21]

В октябре 2021 года TSMC представила обновление своего семейства 5-нм технологических процессов: N4P. По сравнению с N5, узел обеспечивает на 11 % более высокую производительность (на 6 % выше по сравнению с N4), на 22 % более высокую энергоэффективность, на 6 % более высокую плотность транзисторов и меньшее количество масок. TSMC ожидает, что первые изделия будут выпущены ко второй половине 2022 года.[22][23]

В декабре 2021 года TSMC анонсировала обновление семейства 5-нм техпроцессов, предназначенных для высокочастотных вычислений: N4X. Процесс отличается оптимизированным дизайном и структурой транзисторов, уменьшенным сопротивлением и ёмкостью целевых металлических слоёв и высокоплотными MiM-конденсаторами. Процесс обеспечит на 15 % более высокую производительность по сравнению с N5 (или на 4 % по сравнению с N4P) при напряжении питания 1,2 В или большем. TSMC ожидает, что N4X начнет опытное производство к первой половине 2023.[24][25][26]

В июне 2022 года Intel представила некоторые подробности о техпроцессе Intel 4: первый процесс компании, использующий EUV, в 2 раза более высокая плотность транзисторов по сравнению с Intel 7, использование покрытой кобальтом меди для тончайших пятислойных межсоединений, на 21,5 % более высокая производительность при заявленной мощности или на 40 % меньшая мощность при заявленной частоте при 0,65 В по сравнению с Intel 7 и т. д. Первым продуктом Intel, созданным на базе Intel 4, является Meteor Lake, который будет запущен во 2 квартале 2022 года и планируется к поставке в 2023 году.[27]

5-нм-технологические процессы на рынке

[править | править код]
Дорожная карта IRDS 2017[28] Samsung[29][30][31][32][33] TSMC[29] Intel[34][27]
Название процесса 7 нм 5 нм 5LPE 5LPP 4LPE 4LPP N5 N5P N4 N4P N4X[24][25][26] 4N[35] 4
Плотность транзисторов (Mтр/мм2) Неизвестно Неизвестно 126,9[33] Неизвестно 137[33] 138,2[36][37] 146,5[23] Неизвестно Неизвестно 160
Размер ячейки SRAM (мкм2) 0,027[28] 0,020[28] 0,026 0,026 0,021 Неизвестно Неизвестно Неизвестно Неизвестно Неизвестно
Шаг затвора транзистора (нм) 48 42 57 57 51[38] 51[38] Неизвестно Неизвестно 50
Шаг межсоединения (нм) 28 24 36 Неизвестно 32 28[39] Неизвестно Неизвестно Неизвестно Неизвестно 30
Статус производства 2019 2021 2018: опытное производство

2020: производство

2022: производство 2020: опытное производство

2021: производство

2022: производство 2019: опытное производство

2020: производство

2020: опытное производство

2021: производство

2021: опытное производство

2022: производство

2022: опытное производство

2022: производство

К 1 полугодию 2023: опытное производство

2024: производство

2022: производство 2022: опытное производство

2023: производство

Примечания

[править | править код]
  1. ↑ Dr Ian Cutress. ‘Better Yield on 5nm than 7nm’: TSMC Update on Defect Rates for N5 (англ.). AnandTech. Дата обращения: 15 ноября 2022. Архивировано 30 августа 2020 года.
  2. ↑ Marvell and TSMC Collaborate to Deliver Data Infrastructure Portfolio on 5nm Technology (англ.). HPCwire. Дата обращения: 15 ноября 2022. Архивировано 15 сентября 2020 года.
  3. ↑ IRDS™ 2021: More Moore - IEEE IRDS™. web.archive.org (7 августа 2022). Дата обращения: 15 ноября 2022. Архивировано 7 августа 2022 года.
  4. ↑ TSMC’s 7nm, 5nm, and 3nm “are just numbers… it doesn’t matter what the number is” (англ.). PCGamesN. Дата обращения: 15 ноября 2022. Архивировано 17 июня 2020 года.
  5. ↑ A Better Way to Measure Progress in Semiconductors (англ.). IEEE Spectrum (21 июля 2020). Дата обращения: 15 ноября 2022. Архивировано 7 декабря 2022 года.
  6. ↑ Ibm claims world's smallest silicon transistor. Philippine Daily Inquirer (31 мая 2011). Дата обращения: 15 ноября 2022. Архивировано из оригинала 31 мая 2011 года.
  7. ↑ B. Doris, Meikei Ieong, T. Kanarsky, Ying Zhang, R.A. Roy. Extreme scaling with ultra-thin Si channel MOSFETs // Digest. International Electron Devices Meeting,. — 2002-12. — С. 267–270. — doi:10.1109/IEDM.2002.1175829. Архивировано 15 ноября 2022 года.
  8. ↑ NEC test-produces world's smallest transistor. - Free Online Library. www.thefreelibrary.com. Дата обращения: 15 ноября 2022. Архивировано 15 ноября 2022 года.
  9. ↑ H. Wakabayashi, S. Yamagami, N. Ikezawa, A. Ogura, M. Narihiro. Sub-10-nm planar-bulk-CMOS devices using lateral junction control // IEEE International Electron Devices Meeting 2003. — 2003-12. — С. 20.7.1–20.7.3. — doi:10.1109/IEDM.2003.1269446. Архивировано 22 ноября 2022 года.
  10. ↑ Scotten Jones. IMEC and Cadence Disclose 5nm Test Chip (англ.). Semiwiki. Дата обращения: 15 ноября 2022. Архивировано 15 ноября 2022 года.
  11. ↑ The Roadmap to 5nm: “Convergence of Many Solutions Needed” (англ.). SEMI.org (26 ноября 2015). Дата обращения: 15 ноября 2022. Архивировано 26 ноября 2015 года.
  12. ↑ Mark LaPedus. 5nm Fab Challenges (англ.). Semiconductor Engineering (21 января 2016). Дата обращения: 15 ноября 2022. Архивировано 15 ноября 2022 года.
  13. ↑ Sebastian Anthony. IBM unveils world’s first 5nm chip (англ.). Ars Technica (5 июня 2017). Дата обращения: 15 ноября 2022. Архивировано 5 июня 2017 года.
  14. ↑ 5 nanometer transistors inching their way into chips (англ.). THINK Blog (5 июня 2017). Дата обращения: 15 ноября 2022. Архивировано 9 июня 2021 года.
  15. ↑ Matthew Humphries. IBM Figures Out How to Make 5nm Chips (англ.). PCMag UK (5 июня 2017). Дата обращения: 15 ноября 2022. Архивировано 15 ноября 2022 года.
  16. ↑ Anton Shilov. Samsung Completes Development of 5nm EUV Process Technology. AnandTech. Дата обращения: 15 ноября 2022. Архивировано 20 апреля 2019 года.
  17. ↑ Jaehwan Kim, Jin Kim, Byungchul Shin, Sangah Lee, Jae-Hyun Kang. Process related yield risk mitigation with in-design pattern replacement for system ICs manufactured at advanced technology nodes // Design-Process-Technology Co-optimization for Manufacturability XIV. — SPIE, 2020-03-23. — Т. 11328. — С. 116–123. — doi:10.1117/12.2551970.
  18. ↑ Bogdan Solca. TSMC already sampling Apple's 5 nm A14 Bionic SoCs for 2020 iPhones (англ.). Notebookcheck. Дата обращения: 15 ноября 2022. Архивировано 12 января 2020 года.
  19. ↑ Dr Ian Cutress. Early TSMC 5nm Test Chip Yields 80%, HVM Coming in H1 2020 (англ.). AnandTech. Дата обращения: 15 ноября 2022. Архивировано 25 мая 2020 года.
  20. ↑ TSMC Plots an Aggressive Course for 3nm Lithography and Beyond - ExtremeTech. www.extremetech.com. Дата обращения: 15 ноября 2022. Архивировано 22 сентября 2020 года.
  21. ↑ Apple’s A14 Packs 134 Million Transistors/mm², but Falls Short of TSMC’s Density Claims (англ.). SemiAnalysis.com (12 декабря 2020). Дата обращения: 15 ноября 2022. Архивировано из оригинала 12 декабря 2020 года.
  22. ↑ TSMC Expands Advanced Technology Leadership with N4P Process (англ.). TSMC (26 октября 2021). Дата обращения: 16 ноября 2022. Архивировано 25 сентября 2022 года.
  23. ↑ 1 2 David Schor. TSMC Extends Its 5nm Family With A New Enhanced-Performance N4P Node (англ.). WikiChip Fuse (26 октября 2021). Дата обращения: 16 ноября 2022. Архивировано 29 мая 2022 года.
  24. ↑ 1 2 TSMC Introduces N4X Process (англ.). TSMC (16 декабря 2021). Дата обращения: 16 ноября 2022. Архивировано 25 сентября 2022 года.
  25. ↑ 1 2 The Future is Now (англ.). TSMC (16 декабря 2021). Дата обращения: 16 ноября 2022. Архивировано 7 мая 2022 года.
  26. ↑ 1 2 TSMC Unveils N4X Node: Extreme High-Performance at High Voltages (англ.). AnandTech. Дата обращения: 16 ноября 2022. Архивировано 16 ноября 2022 года.
  27. ↑ 1 2 Ryan Smith. Intel 4 Process Node In Detail: 2x Density Scaling, 20% Improved Performance (англ.). AnandTech. Дата обращения: 16 ноября 2022. Архивировано 13 июня 2022 года.
  28. ↑ 1 2 3 International Roadmap for Devices and Systems 2017 Edition (англ.). IEEE IRDS (25 октября 2018). Дата обращения: 16 ноября 2022. Архивировано 25 октября 2018 года.
  29. ↑ 1 2 Can TSMC Maintain Their Process Technology Lead (англ.). SemiWiki (13 мая 2022). Дата обращения: 16 ноября 2022. Архивировано 13 мая 2022 года.
  30. ↑ Tom Dillinger. Samsung Foundry Update 2019 (англ.). Semiwiki. Дата обращения: 16 ноября 2022. Архивировано 29 мая 2022 года.
  31. ↑ David Schor. Samsung 5 nm and 4 nm Update (англ.). WikiChip Fuse (19 октября 2019). Дата обращения: 16 ноября 2022.
  32. ↑ 5 nm lithography process - WikiChip (англ.). en.wikichip.org. Дата обращения: 16 ноября 2022. Архивировано 6 ноября 2020 года.
  33. ↑ 1 2 3 David Schor. Samsung 3nm GAAFET Enters Risk Production; Discusses Next-Gen Improvements (англ.). WikiChip Fuse (5 июля 2022). Дата обращения: 16 ноября 2022. Архивировано 12 декабря 2022 года.
  34. ↑ Dr Ian Cutress. Intel's Process Roadmap to 2025: with 4nm, 3nm, 20A and 18A?! AnandTech. Дата обращения: 16 ноября 2022. Архивировано 3 ноября 2021 года.
  35. ↑ NVIDIA Delivers Quantum Leap in Performance, Introduces New Era of Neural Rendering With GeForce RTX 40 Series (англ.). NVIDIA Newsroom. Дата обращения: 16 ноября 2022. Архивировано 15 марта 2023 года.
  36. ↑ SkyJuice. The TRUTH of TSMC 5nm (англ.). Angstronomics.com. Дата обращения: 16 ноября 2022. Архивировано 8 декабря 2022 года.
  37. ↑ David Schor. N3E Replaces N3; Comes In Many Flavors (англ.). WikiChip Fuse (4 сентября 2022). Дата обращения: 16 ноября 2022. Архивировано 10 сентября 2022 года.
  38. ↑ 1 2 Application-Specific Lithography: 5nm Node Gate Patterning (англ.). LinkedIn. Дата обращения: 16 ноября 2022. Архивировано 6 сентября 2022 года.
  39. ↑ J.C. Liu, S. Mukhopadhyay, Amit Kundu, S.H. Chen, H.C. Wang. A Reliability Enhanced 5nm CMOS Technology Featuring 5th Generation FinFET with Fully-Developed EUV and High Mobility Channel for Mobile SoC and High Performance Computing Application // 2020 IEEE International Electron Devices Meeting (IEDM). — 2020-12. — С. 9.2.1–9.2.4. — doi:10.1109/IEDM13553.2020.9372009. Архивировано 16 ноября 2022 года.
Источник — https://ru.wikipedia.org/w/index.php?title=5_nm&oldid=139667475